CoPoS 面板级封装

3 秒看懂

CoPoS（Chip on Panel / Package on Substrate，面板级芯片封装或基板上封装）是一种将多个芯片（Chip）直接贴装在大面积面板（Panel）或大型基板（Substrate）上，通过超精细多层重布线层（RDL）实现高密度互连的先进封装技术。它打破了传统先进封装受限于 12 英寸晶圆尺寸的物理天花板，将半导体制造的精度与面板制造的面积优势合二为一，是支撑 2026-2030 年超大算力芯片实现“面积自由”和“成本平价”的关键技术路径。野村 2025 年报告将其定位为“后 CoWoS 时代最具产业颠覆性的封装范式”。

3 分钟产业解释

它是什么？

CoPoS 全称 Chip on Panel / Package on Substrate，是一种融合“前道半导体工艺”与“后道封装组装”的中道封装（Mid-end Packaging）技术。该概念包括两个互为补充的技术分支：一是 Chip on Panel，指在玻璃或有机复合材料制成的大尺寸面板上直接完成芯片贴装与互连；二是 Package on Substrate，强调使用大面积有机基板替代传统硅中介层（Silicon Interposer）作为多芯片互连的载体。两者共同指向同一产业方向：用大面积、低成本的基板方案，替代以 12 英寸晶圆为载体的高成本先进封装。

传统先进封装（以台积电 CoWoS 为代表）建立在硅晶圆之上。一片 12 英寸晶圆的可用面积约为 660-800 mm²（视光罩尺寸限制而定），当芯片尺寸突破 3 倍光罩面积（reticle size）时，必须通过硅桥（Silicon Bridge）或中介层拼接完成，成本随面积呈指数级上升。CoPoS 则将“基板”从直径 300mm 的圆形晶圆，替换为边长可超过 600mm 的方形面板。单片面板面积可达晶圆的 4-6 倍，单板可承载的芯片数量、互连距离和系统集成密度均大幅提升。

根据野村 2025 年 6 月《CoPoS: The Next Frontier in Advanced Packaging》专题报告，CoPoS 技术的核心特征可概括为三句话：用面板的光刻精度做互连，用 PCB 的面积思维降成本，用 Chiplet 的架构理念做系统。

为什么 2026-2030 年集中爆发？

野村报告指出，CoPoS 的产业化窗口在 2026-2030 年集中开启，由三重驱动力共振决定：

驱动力一：算力需求爆炸，Chiplet 互连成为刚性约束

AI 大模型进入“万亿参数时代”，单芯片算力提升遭遇光罩面积极限、功耗墙和存储带宽瓶颈。以 NVIDIA 为例，其 B200 GPU 已采用双芯片合封（dual-die），下一代 Rubin 平台预计进一步扩大 Chiplet 数量。当 Chiplet 数量从 2-4 个向 8-16 个演进时，所需的互连面积将远超单晶圆承载能力。CoPoS 提供的面板级互连面积可轻松突破 2500mm²（约为 4 倍光罩面积），使 16+ Chiplet 的系统级封装（SiP）成为现实。

驱动力二：CoWoS 产能扩张慢、成本居高不下，行业需要“第二方案”

台积电 2024 年 CoWoS 产能约为 3.5 万片/月（12 英寸晶圆等效），2025 年计划扩至 6 万片/月以上，但扩充节奏仍无法满足 NVIDIA、AMD、Google、AWS 等客户的爆发式需求。更重要的是，CoWoS 基于硅中介层，硅材料成本、TSV（硅通孔）工艺复杂度和随着面积扩张急速下降的良率，使其在中大面积（>2 倍光罩）方案上的单位成本不具备规模递减效应。野村估计，采用面板级方案后，等效面积下的单位互连成本较 CoWoS 有望降低 30-50%（口径：2025 年野村测算，基于 Gen 4.5 面板与等效 CoWoS-S 方案的对比，不包括芯片本身成本）。

驱动力三：系统级集成趋势呼唤“大一统”封装平台

未来的 AI 计算系统需将逻辑（Logic）、高带宽内存（HBM）、光电共封装（CPO）、I/O 控制芯片等多种功能异质集成。传统的有机基板（FC-BGA 载板）线宽/线距（L/S）通常停留在 10/10 μm 以上，难以支持 HBM 的超高带宽互连密度要求。CoPoS 在玻璃或先进有机基板上实现 2/2 μm 至 5/5 μm 级别 RDL，恰好填补了硅中介层（1 μm）与传统载板（10 μm）之间的“中精度、大面积”空档，成为系统集成的最优平台。

CAGR 预期：野村预测，全球 CoPoS 相关的面板基板、专用设备、封装材料和封测服务市场合计将从 2025 年的约 5.2 亿美元增长至 2030 年的约 38 亿美元（口径：野村 2025 年 6 月测算，含玻璃/有机面板基板、RDL 设备、ABF 及相关材料、封装代工收入），2025-2030 年复合增长率（CAGR）约为 37%，是先进封装赛道中增速最快的细分领域。

技术原理

面板级 RDL：CoPoS 的核心技术支柱

CoPoS 的技术内核可提炼为一句话：在面板级别上实现类晶圆精度的多层重布线层（RDL）制造。

在传统先进封装中，RDL 的作用是在芯片焊盘与外部引脚之间重新排布信号线路。晶圆级封装（WLP）直接在 12 英寸晶圆上完成 RDL，精度可达 1 μm 线宽/线距以下，但单晶圆可封装面积受限。CoPoS 的技术跨越在于，将 RDL 的“画布”从晶圆拓展至面板，在面积扩大 4-6 倍的基板上实现 2-5 μm 级别的精细化布线。

面板级 RDL 的制造流程与半导体前道光刻工艺高度相似：

1. 基板准备：选择玻璃（Glass）或有机复合材料（Organic Core）作为载体面板，尺寸通常为 510mm x 515mm（Gen 4.5）或 600mm x 600mm（Gen 5），厚度控制在 0.3-1.0mm 之间。
2. 介质层沉积：在基板表面涂布或压合感光性介质材料（如味之素 ABF 膜、聚酰亚胺 PI），作为布线层的绝缘隔离层。
3. 光刻与图案化：通过半加成法（SAP，Semi-Additive Process）或改进型半加成法（mSAP），在介质层上形成线路图案。关键设备为面板级无掩膜直写光刻机或步进式光刻机。
4. 种子层沉积与电镀：通过化学镀或溅射形成种子层，再通过电镀铜填充线路沟槽，形成目标厚度的铜布线。
5. 蚀刻与平坦化：去除多余种子层和光刻胶，完成单层 RDL，随后进行化学机械抛光（CMP）或等效平坦化处理。
6. 多层堆叠：重复上述步骤 3-6 次，完成 3-6 层 RDL 的堆叠，实现复杂走线互连。
7. 芯片贴装与底部填充：在 RDL 顶层通过倒装焊（Flip Chip）或混合键合（Hybrid Bonding）将裸芯片或 Chiplet 精确贴装。贴装精度要求在 ±2 μm 以内（面板级芯片贴装机要求）。
8. 测试与切割：完成电性能测试后，将面板切割为单体封装。

CoWoS vs. CoPoS：从“硅岛上建城”到“大陆上建城”

理解 CoPoS 的定位，最直观的方式是与 CoWoS 进行系统对比。

野村用了一个形象的比喻：CoWoS 像是在一个昂贵的小岛上建造摩天大楼，房间有限，每建一层成本急剧攀升；CoPoS 则是在一片新大陆上规划城市，可以建造更多建筑，基础设施成本被大规模摊薄，但前提是要把地基和道路修得足够平整精准。“地基平整度”即对应大面积基板的翘曲控制，“道路精度”即对应面板级 RDL 的良率。

玻璃基板 vs. 有机基板：两条技术子路线

CoPoS 内部存在两条并行的主体技术路线：

路线一：玻璃基板 CoPoS（Glass Core Packaging）

玻璃具有极低的表面粗糙度（Ra < 1 nm）、优异的热稳定性和低介电损耗（Dk 约 3-5，Df 约 0.002-0.005，高频特性出色），天然适合高密度布线。玻璃基板的平整度优势使其在实现 ≤2/2 μm L/S 时较有机基板更容易。代表推动者包括英特尔（Intel，玻璃基板封装计划 2026-2028 年量产）、Absolics（SKC 子公司，2024 年获美国 CHIPS Act 拨款 7500 万美元建设玻璃基板工厂）、三星电机（SEMCO）。玻璃基板当前主要挑战在于通孔（TGV，Through Glass Via）加工效率和使用过程中的脆性。

路线二：先进有机基板 CoPoS（Organic Core Packaging）

以味之素 ABF 膜或改性 BT 树脂为核心介质材料，通过在有机基板内嵌入超细线路层实现高密度互连。该路线可复用现有 FC-BGA 载板产线的部分基础设施，工艺成熟度更高，但向 2/2 μm 以下 L/S 推进时需要克服有机材料在光刻和蚀刻过程中的胀缩问题。代表推动者包括 Ibiden（日本）、Shinko Electric（日本）和欣兴电子（中国台湾）。

野村认为，2025-2027 年有机基板路线可能率先在中端 AI 推理芯片上量产应用；玻璃基板路线将在 2028 年后成为更高端 HPC 封装的主力方案，两种路线将在不同性能和成本区间内并存。

关键参数

CoPoS 技术竞争力的量化评估，需从基板尺寸、互连密度、良率、成本和可靠性五个维度展开。以下核心参数基于野村 2025 年报告和行业公开发布的技术路线图整理。

基板尺寸与面积利用率

数据来源：野村 2025 年报告引用面板行业通行世代标准；12 英寸晶圆可用面积按约 660mm²/片（扣除边缘损失后等效）估算。Gen 6 面板尺寸为行业远期规划目标值，尚未有制造商正式公布量产日程。

线宽/线距 (L/S) 目标与路线图

CoPoS 的核心互连性能由 RDL 的线宽/线距（Line/Space）决定。

数据来源：野村 2025 年整合行业技术路线图，部分 2028-2030 年目标值为行业联合开发预期，非量产实测数据。

翘曲度与热膨胀系数

翘曲控制要求：对于 600mm x 600mm 面板，在经历 3-6 次 RDL 工艺（最高约 250°C 高温循环）后，整体翘曲度需控制在 < 1mm 以内（野村 2025 年报告中引用的行业目标值）。超出此范围将导致后续芯片贴装精度大幅下降，贴片机无法正常对位。

CTE 匹配范围：面板基板的热膨胀系数（CTE, Coefficient of Thermal Expansion）需与硅芯片（CTE ≈ 2.6 ppm/°C）接近，以降低热循环过程中的互连应力。玻璃基板 CTE 可通过成分配方调节在 3-8 ppm/°C 区间，有机基板 CTE 通常在 10-18 ppm/°C（FR4 级），需通过填充料改性向硅的 CTE 靠拢。CTE 失配超过 5 ppm/°C 通常被认为在高可靠性应用（如车规、服务器）中风险明显上升（公开学术文献通识）。

互连凸点间距

公开资料未见 CoPoS 已量产的凸点间距确切实测数据，上述目标值主要取自产业链公开路线图和野村预测。

技术路线

CoPoS 的技术演进可从基板材料选择、制造模式组织和产业链协作方式三个切面来分析。

有机基板路线：先易后难，主力先发

有机基板路线的核心思想是在传统 FC-BGA 载板制造能力上做“减法”——缩小线宽线距，而非彻底颠覆工艺流程。

代表企业：Ibiden（日本，全球最大 FC-BGA 载板厂商）、Shinko Electric（日本）、欣兴电子（Unimicron，中国台湾）、AT&S（奥地利）。

技术路径：从当前 10/10 μm → 8/8 μm → 5/5 μm L/S 的渐进式升级。关键瓶颈在于感光介质材料和半加成电镀的精细化程度。味之素在 2024 年推出了新一代 ABF 膜（GL 系列），专门面向面板级细线路应用，其玻璃化转变温度（Tg）和热稳定性均有优化（公开产品资料，具体参数为付费内容未得）。

进度预期：野村 2025 年报告指出，有机基板路线在 2025 年已进入 5/5 μm L/S 样品验证阶段，预计 2026-2027 年实现稳定量产交付，最先应用于算力需求中等、对单位成本敏感度较高的 AI 推理加速卡。

玻璃基板路线：更“硬”的未来

玻璃基板路线的吸引力在于其出色的平整度和高频电学特性，是 2/2 μm 以下线宽时代的更优答案。

代表企业：英特尔（Intel）、Absolics（SKC 子公司）、三星电机（SEMCO）、日本电气硝子（NEG）、旭硝子（AGC）。

技术路径：在 0.3-0.7mm 厚的特种玻璃面板内部或表面制造微通孔（TGV，Through Glass Via）和多层 RDL。TGV 的加工是核心瓶颈，目前主攻的技术方向包括激光诱导湿法刻蚀（LIDE）、等离子体刻蚀和光敏玻璃方案。

进度预期：英特尔在 2023 年 9 月首次公开展示玻璃基板封装测试样品，并宣布计划 2026-2028 年实现量产（英特尔 2023 年技术开放日公开披露）。Absolics 2024 年获美国商务部 CHIPS Act 拨款 7500 万美元，在 Georgia 州建设玻璃基板量产工厂，目标 2027 年投产（美国商务部 2024 年公开公告）。三星电机 2024 年宣布在韩国世宗建设玻璃基板试产线，计划 2026 年具备小规模供应能力（三星电机 2024 年投资者关系材料）。

商业模式路线分化：Foundry 统一集成 vs. 水平分工

CoPoS 的兴起还将带来封装产业组织的“路线之争”。

路线 A：Foundry 统一集成（台积电模式）

台积电倾向将其在 CoWoS 中建立的“前道晶圆制造 + 中介层制造 + 后道封装”一体化模式复制到 CoPoS 领域。即台积电自行开发面板级 RDL 工艺（内部称为“InFO-PoP on Panel”或类似代号），客户可直接从台积电获得从芯片制造到 CoPoS 封装的完整交付。公开资料显示，台积电 2024 年已经在嘉义规划面板级封装技术研发中心，但具体面板尺寸和量产时间表未正式对外披露。

路线 B：水平分工协作（OSAT + 基板厂 + 材料厂联盟）

以日月光（ASE）、安靠（Amkor）为代表的 OSAT（外包封测厂）正在与基板供应商（Ibiden、欣兴等）和材料厂商结成联盟，试图在 CoPoS 领域建立类似传统封装的分工模式。日月光 2024 年财报电话会中提到，其在面板级封装领域已与多家客户合作开发，目标 2026-2027 年取得量产突破。

野村认为，2026-2030 年间两种模式将并存，台积电模式主导高端 AI 训练芯片大客户，OSAT 联盟将服务于更广泛的中高端芯片客户。

上游

CoPoS 上游供应链涵盖四大核心环节：面板基板制造、核心设备制造、关键原材料和 EDA/设计工具。

面板基板制造

基板是 CoPoS 产业链中价值占比最高、技术壁垒最大的上游环节。基板的平整度、CTE、介电特性直接决定了 RDL 的成品率和封装可靠性。

玻璃基板供应商：

有机基板（FC-BGA 载板）供应商：

市场份额数据来源：Prismark 2024 年全球 IC 载板行业报告以及野村 2025 年引用整理的行业共识区间，非精确审计数据。

核心设备制造

面板级工艺带来了对设备的独特需求。半导体光刻设备与面板尺寸之间存在“真空地带”，需要全新设备解决方案。

RDL 光刻设备：面板级的无掩膜直写光刻机（Maskless Direct Imaging）是 CoPoS 的核心产能瓶颈。传统晶圆步进式光刻机的曝光视场（shot size）约为 26mm x 33mm，无法高效覆盖 500mm+ 面板。新一代面板级光刻设备需要在 515mm x 510mm 或更大视场内实现 2 μm 级别的分辨率和优于 ±1 μm 的套刻精度。

芯片贴装设备：

面板级贴片需要在大面积范围内实现微米级精度，挑战远大于传统封装贴片。

公开资料未见面板级贴片设备市场规模或各公司份额的系统统计数据，上述信息主要来自各公司年报和投资者电话会内容。

关键原材料

味之素 ABF 膜的垄断风险提示：野村 2025 年报告特别指出，味之素 ABF 膜在先进封装绝缘介质领域近乎垄断的份额构成了 CoPoS 上游供应链的集中度风险。任何 ABF 产能中断或价格大幅上涨都将直接冲击有机基板路线的产能扩张。味之素 2024 年财报披露 ABF 膜收入约为 1300 亿日元（约 8.6 亿美元），计划 2025-2027 年继续扩产，但具体扩产规模和时间表尚未完全公开。

下游

CoPoS 的下游应用场景以AI/高性能计算（HPC）芯片封装为核心，逐步外溢至网络、自动驾驶和数据中心等领域。

AI 加速器与 GPU：最大需求驱动力

NVIDIA 下一代平台：公开信息显示，NVIDIA 在 B200（Blackwell）之后的 Rubin 平台预计将增加 Chiplet 数量，超出当前 CoWoS 单光罩面积限制。野村 2025 年报告推测，Rubin 架构或其后继者可能率先采用基于面板的封装方案，但 NVIDIA 尚未正式公开其封装技术路线选择。

Google TPU 和 AWS Trainium：两大云计算自研 AI 芯片厂商面临相似的“面积约束”问题。TPU v5p 和 Trainium2 均为大型单芯片设计，后继版本若转向多 Chiplet 架构，对面板级封装的需求将显著增加。公开报道显示 Google 已评估多种先进封装选项，但具体选型未公开。

AMD 和英特尔：AMD 已在其 MI300 系列上采用 Chiplet 架构（使用台积电 SoIC 和 CoWoS），未来可能评估面板级方案以降低成本。英特尔 Gaudi 3 和 Falcon Shores 平台可能优先采用内部玻璃基板封装方案。

HPC 与数据中心 CPU

通用 HPC CPU 同样受益于 CoPoS 提供的大面积互连能力：

• 英特尔至强（Xeon）和 AMD EPYC 的下一代产品可能将更多加速单元（如 AI 加速器、HBM 控制器）通过 Chiplet 异质集成。面板级方案可以将计算 Die、缓存 Die 和 I/O Die 在更大面积内灵活排列，优化功耗和互连带宽。
• 数据中心对系统封装面积的需求增长，推动了一种被称为“晶圆级系统”（Wafer-scale System）或“面板级系统”的超大封装概念。CoPoS 面板面积的优势使其成为该方向的天然载体。

网络交换芯片与 CPO

数据中心网络带宽向 800G/1.6T 演进，交换芯片的 SerDes 通道数和总面积快速增长：

• Broadcom Tomahawk 5 和 6 系列交换芯片面积持续增加，未来可能超过单光罩面积。Broadcom 是 CoWoS 主要客户之一，也是面板级封装潜在的需求方。
• 半导体光学共封装（CPO，Co-packaged Optics）需要将光引擎（PIC，光子集成电路）和电芯片（EIC，电子集成电路）近距离集成。面板级封装提供的面积和布线灵活性天然适合 CPO 的二维多引擎排列。Lightmatter、Ayar Labs 等硅光子公司与封装产业链的合作已进入实质性阶段（Lightmatter 2024 年 C 轮融资公告中的技术路线暗示，具体封装方案未公开）。

自动驾驶与车规芯片

自动驾驶 SoC 的算力竞赛同样驱动芯片面积扩张：

• Tesla Dojo 训练芯片采用自研 Chiplet 方案，未来训练和车载 FSD 芯片可能受益于面板级封装的面积扩展能力。
• 高通 Snapdragon Ride 和 Mobileye 的高阶自动驾驶芯片在引入更多 AI 加速器后，面积压力增加。但车规封装对可靠性和 CTE 匹配的极高要求意味着 CoPoS 进入汽车领域的时间窗口将晚于数据中心，野村估计不会早于 2029 年。

下游客户集中度提示：野村 2025 年报告指出，2025-2027 年 CoPoS 下游需求的 80% 以上将来自 NVIDIA、AMD、Google、AWS、Broadcom 五家，客户集中度极高。任何一家主要客户的需求波动或封装路线变更都将对 CoPoS 产业链产生重大影响。

受益公司

CoPoS 的受益公司链涵盖从材料到设备到封装的多个层级。以下公司列表基于野村 2025 年报告识别的主要玩家，不构成任何投资建议。

第一梯队：核心受益者（收入弹性大）

第二梯队：间接受益者（业务占比提升）

第三梯队：终端需求驱动者（自研自用为主）

免责声明：以上所有关于公司受益的分析均基于公开信息和野村 2025 年报告的产业趋势判断，不构成对任何公司股价表现、盈利能力或投资价值的预测。各公司业绩受到多重因素影响，CoPoS 推进进度存在重大不确定性。

市场规模

面板级封装市场的多维估算

由于 CoPoS 尚处于产业验证到量产的过渡期，市场上不存在精确的第三方审计数据。不同口径的估算存在较大差异，以下综合野村 2025 年报告、Yole Group 2024 年先进封装报告和 Prismark 2024 年基板市场研究的公开摘要数据。

口径一：面板级封装整体市场（含玻璃与有机基板，含封装服务、基板和设备所有收入）

数据口径说明：野村 2025 年报告将 CoPoS 定义为一个独立的新兴赛道进行自下而上的产业链加总估算；Yole 口径为面板级封装（Panel Level Packaging）的整体市场，两者在细分覆盖上可能有少量差异。本表为公开二手数据的摘录对比，非原创测算。

口径二：面板级封装基板市场（只含玻璃基板和先进有机基板的裸板销售）

野村估计，2025 年全球面板级封装基板（含玻璃和有机芯板）的裸板市场约为 1.2-1.5 亿美元，2030 年有望增至约 12 亿美元。基板价值在面板级封装总成本中占比约 30-40%（野村引用行业通用成本结构估测）。

口径三：CoPoS 相关设备市场

野村拆分了光刻、电镀、贴片和检测四大设备环节，估计 2025 年合计设备支出约为 1.5-2 亿美元，2027 年有望达到 5-7 亿美元，2030 年约 12-15 亿美元（均为面板级封装专用设备的采购口径，不含通用封装设备）。

市场规模驱动因子的分解

野村 2025 年对 CoPoS 市场规模的测算框架由以下参数驱动：

1. AI 加速器出货量假设：

• 2025 年全球 AI 训练/推理加速器出货量约 500-600 万颗（含 GPU/TPU/ASIC）
• 2027 年约 1100-1400 万颗
• 2030 年约 2500-3500 万颗 （上述为野村半导体团队 AI 芯片模型的封装需求量口径，包含所有封装方案）

2. CoPoS 在 AI 加速器中的渗透率假设：

• 2025 年：约 1%（几乎可忽略的工程样品阶段）
• 2027 年：约 5-8%
• 2030 年：约 15-20%

3. 单片 CoPoS 封装的 ASP 假设：

• 2025 年（验证阶段）单片高 ASP，约 300-500 美元（小批量工程品）
• 2027 年（早期量产）约 150-250 美元/片
• 2030 年（规模量产后）约 80-150 美元/片 （ASP 口径：封装服务总价，含基板、封装加工和测试，不含芯片自身成本）

不确定性提示

野村 2025 年报告在发布市场规模预测时声明了如下核心不确定性：

1. 面板级细线路良率能否在 2027 年前达到经济性阈值存在风险；
2. 台积电 CoWoS 如果在成本端实现超预期优化，可能推迟客户转向 CoPoS 的时间；
3. AI 芯片出货量假设受宏观和产业周期影响，存在大幅上修或下修可能。

建议读者将所有 2027 年后市场预测视为“情景分析型参考”而非确定性预言。

玩家对比

CoPoS 竞争格局可从代工模式 vs. OSAT 模式、有机 vs. 玻璃路线和地域维度三个视角进行结构化对比。

代工模式 vs. OSAT 模式

来源：野村 2025 年报告竞争格局分析，各公司公开披露信息的交叉比对。

有机路线 vs. 玻璃