边界扫描（JTAG/链式封装）

① 3秒看懂

边界扫描（Boundary Scan）是一项基于IEEE 1149.1标准的芯片级可测性设计（DFT）技术。它在芯片的每个数字I/O管脚旁插入一个边界扫描单元（Boundary Scan Cell, BSC），将这些单元串联成一条或多条移位寄存器链，通过专用的JTAG（Joint Test Action Group）接口（TDI/TDO/TMS/TCK）实现对芯片间互连以及芯片内部部分逻辑的非侵入式测试与调试。一句话：用芯片内部电路替代物理探针，测试电路板的焊接和连接。

② 3分钟产业解释

边界扫描是什么？ 在每颗支持JTAG的芯片内部，靠近焊盘的位置设有一组标准化扫描触发器（即BSC），所有触发器串接成一个长链。当测试启动，外部边界扫描控制器通过4线或5线测试总线将测试图形串行移入链中，驱动芯片输出管脚；而后把输入管脚捕获到的电平再串行移出，比对即可发现PCB布线短路、开路、连锡以及芯片管脚虚焊等故障。这一过程完全依靠芯片自身的扫描链，省去了传统ICT（在线测试）所需的密集测试探针与专用夹具。

为什么边界扫描不可或缺？

1. 高密度封装的必然要求：随着BGA、CSP、WLP等精密封装普及，引脚隐藏在芯片底部，物理探针几乎无从下针。边界扫描成为唯一能够直接测试每个管脚连接的手段。
2. 测试成本与覆盖率的平衡器：对同一板卡，边界扫描可减少或取消ICT治具，显著降低治具制作费用和维护成本，同时弥补飞针测试速度慢、覆盖率不足的短板。
3. 板上编程与系统调试的基座：除测试互连外，JTAG接口还被广泛用于对板载Flash存储器编程、CPLD/FPGA在线配置、嵌入式处理器的调试接入。可以说，现代电子系统的“生命力”很大程度上依赖这一条扫描链。

典型应用场景：

• 高端服务器主板、交换机背板的产线全检；
• 汽车ECU、ADAS域控制器的可靠性验证；
• 航空航天、国防电子装备的边界内测与板级维修；
• SoC芯片以及多die合封（SIP/3D IC）的裸片间互连测试。

③ 技术原理

3.1 边界扫描单元与扫描链架构

图景：每一枚支持边界扫描的芯片，其I/O缓冲器与内部核心逻辑之间被插入一对路径——正常功能路径和扫描路径。边界扫描单元由多路选择器和多个捕获/更新触发器构成，包含四种数据寄存器模式：

• 捕获：将来自引脚或内部逻辑的实时信号锁存到寄存器；
• 移位：构成扫描链，数据在TCK脉冲下逐位从TDI向TDO移动；
• 更新：将移位完成的值锁存到输出驱动，驱动引脚；
• 保持：维持当前输出，防止测试期间状态跳变。

所有边界扫描单元在芯片内串联形成一条链（或多条链），并与指令寄存器、旁路寄存器等共同连接到TAP（Test Access Port）控制器。

3.2 TAP控制器与标准指令集

TAP控制器是一个16状态同步状态机，由TCK驱动，通过TMS控制状态跳转。其中核心操作在SHIFT-DR、SHIFT-IR等状态下完成。公开标准IEEE 1149.1定义了必备指令与可选指令：

• EXTEST（外部测试）：强制输出管脚由扫描链驱动，测试板级互连。这是边界扫描最经典的应用。
• SAMPLE/PRELOAD（采样/预加载）：在不干扰芯片正常工作的前提下采样管脚状态，或在进入EXTEST前预置输出数据。
• INTEST（内部测试）：隔离输出，对芯片内部核心逻辑施加测试向量，虽然现实中较少用于复杂SoC。
• BYPASS（旁路）：旁路当前芯片的边界扫描链，仅用1位旁路寄存器穿过，缩短整个板级扫描链，提升测试速度。
• IDCODE（身份识别）：读取芯片制造商、型号和版本，用于自动测试资源识别。
• CLAMP/HIGHZ（钳位/高阻）：可选的辅助指令，用于降低测试时功耗或保护外部电路。

3.3 物理接口信号

标准四信号含：

• TCK（测试时钟）：同步整个操作，频率通常为1 MHz100 MHz，板级实际常用1050 MHz。
• TMS（测试模式选择）：与TCK一起控制TAP状态跳转。
• TDI（测试数据输入）：串行数据输入。
• TDO（测试数据输出）：串行数据输出。 可选信号TRST（测试复位）用于异步复位TAP控制器，在大型多芯片扫描链中推荐使用。

3.4 测试向量的生成与故障模型

边界扫描可以检测的故障主要包括：互连开路、固定高/低（Stuck-at）故障、桥接短路、对电源/地短路。对于差分信号（如LVDS），传统直流测试难以发现电容类失效，IEEE 1149.6因此引入了交流测试参数，通过注入跳变脉冲并检测接收端电平翻转时间与幅度来判断耦合电容开路或阻抗异常。ATPG工具（如Siemens Tessent、Synopsys TestMAX、Keysight x1149软件）根据网表和边界扫描链拓扑自动生成测试向量，并自动计算覆盖的故障模型数量。

④ 关键参数

4.1 扫描链长度（总位数）

指板上所有串联芯片的边界扫描单元数量总和加上指令寄存器及旁路寄存器位。链长 n 直接决定一次全扫描向量的移位周期数，测试时间与链长成正比。典型中端交换机主板链长可达5000~30000位（2023年主流通信设备）。

4.2 测试时钟频率（TCK）

TCK决定移位速度。通常受限于板级走线质量、连接器带宽和TAP控制器速度。工业主流TCK为10~50 MHz，最高可到100 MHz（需短走线、阻抗受控PCB）。配合旁路指令及多链架构，可减少对总测试时间的影响（来源：Keysight x1149平台技术手册，2023年版）。

4.3 测试覆盖率（以缺陷模型计）

边界扫描对板级互连的测试覆盖率可达90%~99%（针对短路、开路、桥接模型）。但对芯片内部逻辑的覆盖率有限，需配合内部扫描和ATPG提升整体DFT覆盖率（来源：Siemens Tessent应用笔记）。对于差分信号的交流故障，符合1149.6的测试覆盖率通常能达到85%~95%（来源：IEEE 1149.6标准文档及Keysight实测案例）。

4.4 管脚数与测试通道

一个边界扫描控制器通常可同时驱动多组JTAG端口（多TAP），每组支持一条扫描链。工程中主要以“并行TAP数”或“独立TCK端口数”作为指标。高端测试系统如Keysight x1149可驱动多达4~8个独立TAP，能并行测试多块单板或板上多个独立链，从而显著提升产线吞吐率。

4.5 编程/调试吞吐率

当JTAG接口用于Flash编程时，有效数据吞吐率= （有效数据位×TCK频率）/总扫描链位。部分芯片内嵌EDBG（增强调试）控制器，可提供直接存储器访问（DMA）加速，使编程速率超越单纯边界扫描链的限制。该参数多由芯片厂商手册给出，公开对比数据较少。

4.6 时序容限与电缆驱动长度

边界扫描信号完整性要求上升/下降时间与建立/保持时间满足TAP时序。电缆长度一般不超过0.5~2 m（取决于TCK和驱动能力），过长将引入噪声和时序偏移，需加缓冲或差分驱动器（如IEEE 1149.7 CJTAG减少线数，支持更长距离）。

⑤ 技术路线

5.1 标准演进时间线

• 1990年：IEEE 1149.1-1990发布，奠定JTAG/边界扫描的框架（四线TAP、BSC、EXTEST等）。
• 1994/2001年：1149.1-1994/2001修订，完善指令描述，引入IDCODE等。
• 2003年：IEEE 1149.6推出，补充AC测试方法，支持高速差分互连（电容耦合）的边界扫描测试。
• 2013年：IEEE 1149.7（CJTAG）标准化，将TMS与TDO/DI复用为单线或两线操作，适应小型连接器及低引脚芯片。
• 2014年：IEEE 1687（IJTAG）发布，允许对芯片内部仪器的接入网络（如嵌入式传感器、PLL、电压监控器）进行标准化控制和访问，支持可重构扫描链。
• 2022年至今：IEEE P1149.1工作组持续更新，增加对3D IC、多die测试的支持框架；同时，UCIe等互联标准在架构上纳入基于边界扫描的DFT思路。

5.2 技术进化方向

• 从板级互连测试到系统级全生命周期管理：从单纯产线开短路测试，发展到现场诊断、固件升级、硬件安全认证、寿命监测。
• 多die/3D封装的边界扫描挑战：chiplet方案中，die之间的微凸点互连数量极大且物理不可探测，需要基于边界扫描或升级的DFT插入方案（如IEEE 1838）。目前业界仍在探索高效且不影响性能的标准化测试架构。
• 安全增强趋势：随着TJAG接口成为攻击面，技术路线向着JTAG锁定、认证解锁、扫描链混淆和物理不可克隆函数（PUF）结合的方向发展。
• 测试与功能端口融合：SoC设计中，边界扫描的TAP控制器正被复用为系统调试端口、Trace端口，形成“统一调试与测试总线”，降低专用引脚开销。

⑥ 上游

上游涵盖EDA工具供应商、IP核供应商、边界扫描控制器芯片与测试向量生成软件。

上游格局对中国的影响：DFT工具和高端测试控制器几乎全部来自美国及欧洲厂商。境内EDA企业如华大九天、国微芯、芯华章等在DFT领域有所布局，但公开资料显示，2024年其工具主要集中在基础扫描链插入与部分ATPG能力，对全标准（尤其是1149.6/1687）及先进工艺节点下多die测试的支持仍与三大家存在较大差距。JTAG控制器IP方面，部分国内IP供应商提供兼容IEEE 1149.1的TAP控制器，但在高可靠性汽车级IP、支持IJTAG灵活网络等方面，公开市场信息未见国产产品大规模商用。

⑦ 下游

边界扫描的下游应用几乎涉及所有含复杂数字芯片的电子设备领域：

下游采用趋势：据行业媒体与Keysight、Teradyne等在财报电话会中的叙述，受芯片封装密度增长和5G/AI服务器需求拉动，2022-2024年通信与汽车行业对边界扫描测试系统的采购增长显著，尤其在中国市场，新能源汽车与国产服务器厂商的导入成为重要增量（注：具体增速未披露公开口径）。同时，航空与国防领域由于需保证长期供应与测试自主可控，边界扫描设备的国产化需求呼声较高。

⑧ 受益公司

受益于边界扫描技术扩散与DFT需求增长，以下公司构成产业链主要商业主体（仅列出公开信息，不构成任何投资建议）：

• Keysight Technologies（是德科技，NYSE: KEYS）：提供从JTAG控制器硬件到测试执行、诊断软件的全套x1149系列，覆盖开发到量产。其电子工业解决方案事业群包含边界扫描测试业务。2023财年全年收入约54亿美元，但边界扫描业务细分未单独披露。
• Siemens Digital Industries Software（西门子EDA，原Mentor Graphics）：Tessent平台包含Tessent BoundaryScan和Tessent IJTAG，市场认可度高。母公司西门子2023财年数字工业软件业务收入约45亿欧元，DFT为其中部分。
• Synopsys（新思科技，NASDAQ: SNPS）：TestMAX产品线集成了边界扫描ATPG和DFT流程，2023财年总收入约58亿美元，DFT工具占其EDA营收的一部分（未细分）。
• Cadence Design Systems（铿腾电子，NASDAQ: CDNS）：Modus DFT软件方案包含边界扫描。2023年总收入约40.9亿美元，DFT业务比重未单列。
• Teradyne（泰瑞达，NASDAQ: TER）：其板级测试系统（如TestStation ICT）集成边界扫描硬件，用于通用电子产线。2023年总收入约26.8亿美元，其中半导体测试与系统测试业务含边界扫描模块。
• 国内相关产业链公司： 华大九天（301269.SZ）：国产EDA代表，其产品线逐步延伸至DFT工具，目前已支持部分边界扫描插入与验证（来源：公司2023年年度报告）。 中微公司、北方华创等设备供应商主要聚焦前道工艺，与边界扫描测试直接关联度低；伟测科技、利扬芯片等独立测试服务商在IC测试环节可能涉及DFT向量生成，但核心工具仍依赖进口。 系统制造商如中兴通讯、浪潮信息、比亚迪电子是边界扫描技术的下游用户，其生产测试线的投入节奏一定程度上反映了该技术的渗透率。 公开资料未见有境内公司专门以“边界扫描独立测试系统”为主营业务并已上市的案例。

⑨ 市场规模

边界扫描作为DFT技术和板级测试市场的一部分，缺乏独立权威规模统计。通常包含在以下市场维度中：

• 可测性设计（DFT）工具/IP市场：据Mordor Intelligence 2023年发布的《DFT Market – Growth, Trends and Forecasts》报告，2023年全球DFT市场（含ATPG、边界扫描、IJTAG工具等）估值约13.5亿14亿美元，预计到2028年增长至18亿19亿美元，CAGR约5.5%~6.5%（注：具体取值取决于报告口径，综合多家数据所得区间）。边界扫描相关工具在DFT市场中的比重并无公开细分，业内估算约占20%~25%（来源：SemiEngineering讨论及行业会议报告，非精确审计数据）。

• 自动化测试设备（ATE）与板级测试设备市场：据Yole Intelligence 2023年数据，全球半导体ATE市场（含SoC测试机、存储器测试机等）约70亿美元，板级ICT/功能测试设备市场约8亿美元。集成边界扫描功能的模块或系统约占其部分。第三方机构如Frost & Sullivan曾在2022年报告中指出，板级边界扫描测试服务（含硬件、软件和工程服务）市场规模约3亿~4亿美元，但该数据时效性和统计地域覆盖有限，仅可作为参考。

• JTAG调试/编程工具市场：作为一个长尾市场，包括通用JTAG调试器、在线编程器等。据Grand View Research 2022年估算，全球嵌入式调试器细分市场（含JTAG）约9亿美元，其中部分可归为边界扫描工具复用。

在中国市场，受益于国产服务器、汽车电子及国防装备的测试自主替代需求，2022-2024年DFT工具和边界扫描服务采购增速远高于全球平均水平，但具体金额和增长率未见权威公开数据。

⑩ 玩家对比

以下为边界扫描硬件及软件平台主要参与者的对比：

补充说明：国内从事JTAG调试器生产的公司（如南京沁恒、正点原子等）产品多面向MCU调试和编程，不能涵盖全套边界扫描测试功能。工业级板级边界扫描系统的国产化目前处于起步阶段。在中美贸易摩擦背景下，部分军工院所与汽车Tier1已委托国内团队开发专用边界扫描控制器与软件（公开报道可见21世纪经济报道等媒体），但产品化程度和兼容性未见公开评测。

⑪ 风险

（一）核心工具供应链“卡脖子”风险 边界扫描相关的EDA工具IP、高端测试控制器几乎由美国及少数欧洲企业垄断（Synopsys、Siemens、Keysight等）。在出口管制趋严的环境下，国内企业获取最新版本的DFT工具与高性能测试硬件存在不确定性，可能拖慢先进封测与高密度主板产品开发进度。

（二）安全与逆向工程风险 JTAG接口物理存在，若未妥善保护（如缺乏安全熔丝、JTAG锁或认证协议），攻击者可利用边界扫描读取内部逻辑状态、固件，甚至篡改芯片配置。从2010年代至今，多个安全会议已展示通过JTAG攻破智能电表、路由器、汽车网关的案例。安全加固要求芯片设计阶段实现一次性可编程的JTAG禁用或加密保护，但成本随之上升。

（三）标准实现互操作性争议 尽管IEEE 1149.1是基本标准，但各家芯片对可选指令、扫描链时序、扩展标准（如1687的ICL/PDL描述）的实现细节不一，导致多芯片混合链下ATPG工具诊断准确性下降，增加工程调试时间。部分芯片TAP控制器不兼容1149.6的AC测试要求，限制了高速差分链路的完整覆盖。

（四）测试成本与时间平衡 扫描链过长时，每次移位所需的TCK周期数极大，量产时可能成为产线瓶颈。在高UPH（每小时产出）工厂中，可能需要增加多TAP硬件和并行扫描链来缩减测试时间，但这又会增加投资。企业在测试覆盖率和设备投入间始终面临抉择。

（五）对先进封装和Chiplet适应性不足 现有的IEEE 1149.1/1149.6主要针对单芯片到PCB互连；在多die并排或3D堆叠架构中，die之间成千上万的微凸点互连超出了传统边界扫描的粒度。新标准（如IEEE 1838、UCIe定义的可测试性通道）虽有布局，但产业落地周期长，现阶段多数chiplet设计不得不依赖定制DFT方案，技术风险与工程成本高。

⑫ 误读纠偏

误读1：“边界扫描 = JTAG” JTAG原本是联合测试行动组提出的接口标准，后来成为IEEE 1149.1的俗称。但JTAG仅定义了物理接口和TAP控制器，而“边界扫描”是构建在JTAG之上的一种测试方法。JTAG还可用于片上调试（如ARM CoreSight）、指令追踪、FPGA配置等，并非都涉及边界扫描。

误读2：“边界扫描可以100%测试所有板级缺陷” 边界扫描擅长测试直流互连短路、开路及固定电平，但对模拟信号线路（如射频、电源完整性）、高速信号的交流衰减、电磁干扰引起的时序故障等无法覆盖。它无法替代功能测试、老化测试和环境应力筛选。实际生产中，边界扫描常与飞针测试、AOI、X-ray等组成互补测试策略。

误读3：“支持JTAG的芯片必然支持边界扫描” 拥有JTAG接口并不等于实现了边界扫描链。许多低成本MCU仅提供JTAG调试端口，未包含完整的边界扫描单元，无法执行EXTEST。必须阅读芯片BDSL（边界扫描描述语言）文件或厂家文档才能确认。

误读4：“边界扫描只用于产线测试” 事实上，边界扫描在系统现场诊断、上电自检（POST）、定期维护与预测性维修中也有重要作用。特别是在航空航天和汽车电子中，边界扫描的SAMPLE指令能在系统运行时监测管脚状态而不中断正常功能。该技术已嵌入全生命周期管理。

误读5：“国内很快能实现边界扫描工具全替代” 虽然国产EDA在DFT方向进展迅速，但边界扫描系统不仅是软件，还包括高速控制器硬件、庞大芯片模型库、ATPG诊断算法与长期积累的互操作性经验。彻底替代进口工具尚需大量验证与生态成熟，短期内仍以混合方案为主。

⑬ 最新事件

• IEEE P1149.1标准修订（2024年动态）：负责维护IEEE 1149.1的工作组在2024年初召开会议，讨论增加对2.5D/3D封装die-to-die互连测试的标准化描述方式；同时关注如何与IEEE 1838（3D IC测试标准）协同。草案仍在征集意见中，正式发布预计2025年后。
• UCIe联盟推动chiplet DFT：2023年，UCIe 1.1规范加强了测试与调试架构定义，要求chiplet的Die-to-Die适配层提供边界扫描类访问通道，并对物理层测试模式进行标准化。这有望推动基于边界扫描的跨die测试走向统一。
• 是德科技向汽车边界扫描加速：2024年初，是德科技发布了x1149系列的新款软件版本，增强了对IEEE 1149.6 AC测试的自动化生成支持，特别针对汽车SerDes总线（如FPD-Link）增加了预置测试模板（来源：Keysight官网新闻稿，2024年1月）。
• 国内军工与汽车企业启动国产边界扫描验证：据多家行业自媒体及招标信息，2023-2024年，中国航天科工、中国电科等集团下属院所及部分头部自主芯片设计公司陆续启动国产边界扫描控制器的科研项目或小批量试用，以降低对进口测试设备的依赖。但系统成熟度、标准兼容性与稳定性等数据尚未公开。

⑭ 跟踪指标

若想持续跟踪边界扫描技术演进与产业链变化，可关注以下指标和信息源：

1. 标准更新：IEEE 1149.1/1149.6/1149.7/1687/1838工作组的会议纪要与标准修订进度（可通过IEEE Standards Association官网查询）。新标准的发布往往引发工具和芯片设计的新一轮升级。
2. EDA厂商季度财报与产品更新：Synopsys、Cadence、Siemens EDA的DFT业务描述、新功能发布；重点关注TestMAX、Tessent、Modus等产品线的更新中是否提到新标准支持或自动化增强。
3. 边界扫描设备出货与安装基数：Keysight、Teradyne在季度电话会上披露的电子工业/系统测试业务收入及订单。Goepel和ASSET InterTech为私有公司，信息可通过其新闻稿观察。
4. 芯片设计生态：新上市的复杂SoC或FPGA的BSD（边界扫描描述）文件发布情况；UCIe、PCIe 6.0等新互连规范中对测试总线的要求。
5. 国内替代进展：关注国家重大科技专项、工信部项目中对DFT/边界扫描工具的课题，以及华大九天等上市公司的相关公告；观察国内晶圆厂和封测厂在先进封装测试中是否采用国产边界扫描方案。
6. 安全事件与防御技术：JTAG攻击相关的白皮书与安全会议（如Black Hat、DEFCON）的动态，以及芯片加密、JTAG Unlock技术方案的文献，可反映业界对边界扫描安全风险的重视程度。

⑮ 信源

本概念页参考的主要公开信源包括（但不限于下列，且均为已公开资料）：

• IEEE Std 1149.1-2013/1149.6-2015/1149.7-2009/1687-2014标准文件 (IEEE Standards Association)
• Keysight Technologies, “Keysight x1149 Boundary Scan Analyzer” 产品手册及白皮书 (2022-2024年版)
• Siemens Digital Industries Software, “Tessent BoundaryScan” 技术文档 (2023)
• Synopsys, “TestMAX Boundary Scan