模拟混合信号验证

1 3秒看懂

AMS 验证（Analog/Mixed-Signal Verification）是芯片设计中用来确认模拟与混合信号电路功能、性能及可靠性的工程方法，“链‑芯片‑核”框架将验证拆成系统级链路、整芯片集成和核心 IP 模块三个层次，以提升效率与覆盖率。

2 3分钟产业解释

随着 AI、5G、自动驾驶和物联网对低功耗高速芯片的需求爆发，一颗 SoC 上往往同时存在精密 ADC/DAC、电源管理、高速 SerDes、射频前端等大量模拟/混合信号模块。这些模块不能只用传统的数字验证搞定——模拟电路是连续的、对噪声和工艺变异极度敏感，而数字部分是离散的。AMS 验证就是为这种“数模共存”的芯片量身定制的验证方法。

“链‑芯片‑核”指的是一种被越来越多设计团队采纳的分层思路：

• 链：芯片与芯片之间、或片内高速数据通路的信号完整性与协议验证，例如 PCIe、NVLink、MIPI 等接口链路。
• 芯片：把各个模拟和数字 IP 拼成完整 SoC 后的顶层集成验证，重点检查混合信号接口、电源分配网络（PDN）的动态响应、时钟树完整性等。
• 核：对 PLL、ADC、LDO、温度传感器等关键 IP 的独立验证，往往需要在工艺角、电压、温度（PVT）组合下达到严苛的精度和噪声指标。

这一框架使得验证任务可以被自上而下地规划，并行执行，并且在 bug 定位时可以迅速归因到某一层次，避免在顶层大海捞针。对于 AI 产业链而言，高性能 GPU/NPU 的供电噪声会直接影响其计算稳定性，高速内存接口（HBM）的抖动会限制带宽，这些都必须通过 AMS 验证在流片前被发现并解决。

3 技术原理

AMS 验证的技术底座融合了多种仿真与形式方法，并辅以建模和自动化平台，才能处理数字的“0/1”逻辑和模拟的连续电压/电流之间的根本差异。

仿真引擎

• SPICE 类仿真（如 Synopsys HSPICE、Siemens AFS）：求解全电路非线性微分方程，精度最高，但速度慢，仅适用于几千个晶体管规模的模块。
• FastSPICE（如 Cadence Spectre X、Synopsys CustomSim）：引入非线性降阶、事件驱动和多速率等技术，把仿真速度提升几个数量级，允许百万门级电路的瞬态分析，是混合信号芯片验证的主力。
• 数字仿真器（如 Synopsys VCS、Cadence Xcelium）：处理数字逻辑，可通过力‑感知模型（force/sense）或模拟行为模型与模拟仿真器耦合实现混合信号协同仿真。

建模与抽象 为在合理时间内完成全芯片验证，模拟模块往往被抽象为实数模型（RNM，Real Number Model）或 Verilog‑AMS/VHDL‑AMS 的行为模型，保留端口电压、电流等物理量的连续变化，同时大幅降低计算开销。标准 UVM‑AMS（Universal Verification Methodology for AMS）则引入面向混合信号事务的验证组件，使得链路级和芯片级验证可以复用数字验证基础设施。

“链‑芯片‑核”的验证分工

• 核级验证：针对单个模拟 IP，使用 SPICE/FastSPICE 检查标称指标（增益、带宽、噪声系数、THD、SFDR、电源抑制比 PSRR 等），并覆盖 PVT 以及蒙特卡洛（Monte Carlo）失配仿真。
• 芯片级验证：结合数字 UVM 环境，使用混合信号协同仿真检查数‑模接口的协议与时序，验证动态电压频率调节（DVFS）下模拟模块的行为，以及电源完整性与信号完整性交叉影响。
• 链验证：着眼于芯片间的模拟高速通路，典型如用 IBIS‑AMI 模型验证 SerDes 链路的眼图、抖动和误码率，或用 S 参数模型评估封装/PCB 的频道损耗与串扰。通过通道仿真提取等效参数，再回注到时域仿真中。

形式验证与人工智能 纯数字部分可利用等价性检查和属性检查确保逻辑无死锁、无断言违反；模拟部分的形式验证仍处于学术研究阶段，业界开始尝试用符号分析和小信号模型进行局部验证。另一方面，以机器学习驱动的回归筛选、失效预测和自动化 PVT 角选择（如 Cadence Optimality、Synopsys DSO.ai）正在进入 AMS 流程，目标是把多次仿真迭代从“蛮力穷举”变为“智能采样”，显著压缩验证周期。

4 关键参数

评估 AMS 验证质量与效率时，工程团队通常关注以下量化指标（典型值依赖于工艺节点与产品类型，具体数字需参照实际设计规格书）：

• 功能覆盖率与断言覆盖率：对于数‑模接口，常要求 100% 的协议状态机覆盖率；模拟端则从关键电参数阈值定义覆盖仓，例如 ADC 输出码必须在全量程内无失码。
• 瞬态仿真精度：典型 SPICE 精度下相对误差 <0.1%，FastSPICE 通过配置容差（tolerance）在 1%～5% 之间折衷速度。对于高速链路，往往要求电压噪声 <1 mV RMS，时钟抖动 <100 fs RMS。
• 频域指标：如 PLL 相位噪声（offset 1 MHz 处 −120 dBc/Hz）、ADC 无杂散动态范围（SFDR 70 dB）、DAC 总谐波失真（THD < −80 dB），需在 Cadence/Synopsys 工具中用频域仿真或瞬态后 FFT 提取。
• 电源完整性：目标阻抗（Z_target）需在全频段满足，如某 AI 加速芯片要求核心电压轨 Z_target < 5 mΩ 至 100 MHz，验证过程中需提取版图寄生并做 AC 和瞬态分析。
• 工艺角覆盖与良率：高级节点（5 nm/3 nm）所需覆盖的 PVT 角可达数百个，加上蒙特卡洛次数通常要求 ≥ 1000 次，以评估 3σ 甚至 6σ 的良率。
• 仿真吞吐量：通常以“模拟周”度量，一个完整的全芯片 AMS 验证回归可能需要 5000～10000 个并行仿真作业，使用云资源在数天内完成。领先团队要求单个 FastSPICE 任务在 8 小时内完成一次全芯片瞬态。
• 链路眼图模板：如 PCIe Gen5 发送端眼图开启宽度 > 0.5 UI，眼高 > 50 mV，需在 IBIS‑AMI 或晶体管级仿真中达标。

（上述数值为工程惯例，具体芯片目标因协议、应用而异；来源：Cadence/Synopsys 公开白皮书及行业会议演讲，2022‑2024）

5 技术路线

AMS 验证的技术路线正从“分立工具链”向“统一数据基础、AI 增强”演进，同时“链‑芯片‑核”分层思路本身也在与 chiplet 和 2.5D/3D 封装深度结合。

传统阶段（～2015） 模拟与数字验证完全独立，模拟工程师用 SPICE 仿真后手工将时序信息传递给数字 UVM 环境，全芯片数模混合验证仅能在测试版上进行，风险极高。

当前主流（2016‑2023）

• 混合信号协同仿真平台成熟，Cadence Virtuoso AMS Designer、Synopsys VCS AMS 等工具实现了数字和 FastSPICE 引擎的紧密耦合，RNM 建模方法成为桥梁。
• UVM‑MS 及 Accellera 标准化推动组件复用，多家 EDA 厂商提供可配置的混合信号验证 IP（如 ADC 检查器、电源管理断言）。
• 本土 EDA 供应商（华大九天、芯华章、概伦电子）相继推出对标产品，在成熟节点（28 nm 及以上）开始部分取代国际工具。

近期与未来趋势（2024‑）

• AI 驱动的智能验证：通过强化学习选择仿真种子、自动调节 FastSPICE 容差、从历史数据中学习回归过滤，预计能将验证迭代次数缩减 30%‑50%（来源：Cadence Virtuoso Studio 发布引述，2023）。
• chiplet 与 2.5D/3D 验证：链验证变得更加立体，需要同时考虑硅中介层、TSV 和混合键合对信号的衰减，以及不同芯粒间工艺差异对模拟 IP 的影响。业界正在开发基于芯片‑封装协同仿真的新流程。
• 云端验证和 SaaS：EDA 厂商与 AWS、Azure 合作，提供按需爆发的并行仿真能力，使中小企业也能负担全芯片 AMS 验证。
• 开源与标准化：OpenROAD、open-source SPICE（ngspice）等项目在学术圈活跃，但成熟度不足以替代商业工具。行业更可能走向“商业工具+开放验证框架”共存。
• 多物理场耦合：对于功率芯片和毫米波芯片，电磁‑热‑应力耦合已非可选，仿真开始集成电磁（EM）求解器，使链验证包含电磁干扰和热效应。

中国路线方面，大基金持续注资，华大九天 2022 年上市后的研发投入增长超过 50%；政策明确将“模拟电路 EDA 工具”列为攻关重点，意在 3~5 年内实现 14 nm 节点基本自主。

6 上游产业

AMS 验证的上游主要围绕三类主体：EDA 工具软件、IP 核与供应商、以及支撑物理实现的晶圆厂模型与测试设备。

• EDA 工具商（核心上游）
  • 国际三巨头：Cadence（Spectre 平台，Virtuoso ADE，AMS Designer）；Synopsys（HSPICE、CustomSim、PrimeSim、VCS AMS）；Siemens EDA（Analog FastSPICE，Solido Variation Designer）。它们占据全球 AMS 验证工具市场 80% 以上的份额（来源：第三方行业估计，2023）。
  • 中国供应商：华大九天（Aether 平台，ALPS 仿真器）；芯华章（GalaxSim、Fusion Debug，侧重数字验证与混合信号协同）；概伦电子（NanoSpice，面向存储器及模拟 IP）。此外，国微思尔芯、广立微等也在相关领域布局。
• IP 核与基础模型
  • 提供模拟 IP 的公司（如 Synopsys IP、Cadence IP、Alphawave、Silicon Creations）为下游设计公司交付硬核，同时提供相应的验证测试环境与 IBIS‑AMI、行为模型，使 AMS 验证能快速启动。
  • 晶圆厂（TSMC、Samsung、SMIC）通过 PDK 提供器件模型（BSIM、PSP）、寄生提取规则和蒙特卡洛失配文件，其准确度直接影响验证的置信度。
• 验证服务与咨询
  • Aldec、VeriFast、以及中国的芯华章、速石科技等，提供验证外包、云仿真平台搭建和定制流程开发，缓解了中小设计公司人力与算力瓶颈。
• 测试测量设备（间接上游）
  • Keysight、Tektronix、Rohde & Schwarz 等的高端示波器、VNA 和 BERT 用于硅后验证时的信号完整性测试，但属硬件上游，与 EDA 工具构成信息反馈闭环。

7 下游应用

AMS 验证需求由下游高精度、高带宽、低功耗芯片产品拉动，尤其在 AI 产业链中扮演“使能器”角色：

• AI 加速器与 GPU/NPU：英伟达 H100/B200、AMD MI300、华为昇腾等大芯片内部集成大量高精度 PLL、温度传感器、电源管理模块和高速 SerDes。HBM3/3E 接口需要在 8‑10 Gbps 以上速率确保眼图满足模板，FSD（全自驾驶）芯片的模拟传感器接口需要 ppb 级时钟抖动，这些都需要“链‑芯片‑核”全栈验证。
• 5G 与毫米波通信：基带芯片和射频前端 SoC 将数字信号处理与毫米波 PA、LNA 紧密集成，功耗、线性度和杂散发射验证直接决定终端能否通过 FCC/3GPP 认证。
• 自动驾驶与传感器：激光雷达（LiDAR）接收器的 TIA、ADC 以及超声雷达信号链需要复杂噪声仿真；图像传感器和 ISP 的模拟读出回路要求在百万像素下达到极低暗电流噪声。
• IoT 与边缘计算：低功耗无线 MCU 常集成可配置电源域和多种传感器接口，要求验证休眠功耗（亚μA级）和快速唤醒的瞬态响应，这对瞬态仿真精度要求极高。
• 医疗与工业电子：心电图 AFE、精密 DAC 等要求 THD < −100 dB，且需符合 IEC 60601 安全标准相关的边界验证，以及老化、温度循环等长期可靠性仿真。

在下游应用中，AI 是增长最快的单一驱动力：根据公开投资者报告，2023 年数据中心 GPU 出货量超过 400 万片，对应 SerDes 通道验证需求增长 30% 以上（来源：英伟达、AMD 财报幻灯片，2023）。

8 受益公司

随着 AMS 验证复杂度与需求同步提升，以下类型公司直接或间接受益：

国际 EDA 厂商

• Cadence：旗下 Virtuoso Studio、Spectre X、Xcelium 组合覆盖从 IP 到系统级验证，最近通过 AI 技术强化 Virtuoso ADE 的仿真效率。
• Synopsys：拥有 HSPICE、PrimeSim 和 VCS AMS，同时提供完整的模拟 IP 库，在 AI 芯片公司的验证流程中地位稳固。
• Siemens EDA：通过 Analog FastSPICE 和 Solido ML 在存储、功率和射频验证细分市场保持优势。

中国本土 EDA 与验证服务商

• 华大九天：2022 年创业板上市，募集资金部分用于升级 ALPS 仿真器和开发数模混合验证解决方案。其工具已在部分显示驱动、电源管理芯片中应用。
• 芯华章：聚焦验证全流程，推出 GalaxSim 和模块化验证服务，与多家 AI 芯片创业公司合作试点。
• 概伦电子：NanoSpice 平台在存储器设计和模拟 IP 领域具备用户基础，正向更全面的混合信号验证扩展。

芯片设计公司（间接收益）

• 英伟达、AMD、高通、博通等大型设计公司因为 AMS 验证能力提升而缩短流片周期、提高一次成功率，从而获取先发市场优势。
• 中国 AI 芯片企业（如寒武纪、海光、地平线）通过导入国产验证工具和云仿真资源，尝试降低对进口 EDA 的依赖，但现阶段仍主要混用国际与本土工具。

（以上仅为产业链分工的客观描述，不构成任何投资或采购建议）

9 市场规模

AMS 验证工具市场的规模通常作为 EDA 市场的一个子类进行估算：

• 全球 EDA 市场：据 ESD Alliance 统计，2023 年全球 EDA 收入约 170 亿美元，同比增长约 10%；其中模拟与混合信号仿真/验证工具（含 IP 和验证服务）大致占 10%‑12%，估算约 20 亿美元（来源：行业咨询机构估算，2023）。
• 全球 AMS 验证细分：主要驱动力来自先进节点（≤7 nm）设计数增长、chiplet 集成、汽车和 AI 芯片。第三方预测认为该细分市场 2025 年可望达到 25 亿美元（来源：同上，2023）。
• 中国市场：中国半导体行业协会等数据显示，2023 年中国 EDA 市场规模约 93 亿元人民币（约 13 亿美元），全球占比不足 10%；其中模拟与混合信号验证工具国产化率更低，估计约 15% 左右，对应约 14 亿元人民币（来源：公开资料未见精确统计，系结合多家券商报告的粗估）。随着大基金和科创板的支持，本土 EDA 公司收入加速增长，华大九天 2023 年营收约 15.6 亿元人民币，但其中大部分来自数字后端和仿真平台，纯 AMS 验证部分占比尚需公司披露。

（以上数字均基于公开行业统计与券商研报，年份口径已标注，口径系 EDA 总市场中的仿真与验证子集）

10 玩家对比

在 AMS 验证领域，主要工具链对比如下（信息来源：各公司官网、用户大会演讲及第三方评测，2022‑2024）：

Cadence

• 核心产品：Virtuoso ADE（模拟设计环境）+ Spectre X/AMS Designer + Xcelium
• 优势：统一的定制设计与验证平台，Spectre X 在 FastSPICE 精度/速度折衷上受大型模拟团队认可，支持 RNM 与 UVM‑MS，AI 驱动的 Virtuoso Studio 增强生产力。
• 局限：跨供应商协同仿真需复杂配置；许可证费用较高。

Synopsys

• 核心产品：HSPICE + CustomSim/PrimeSim + VCS AMS + VC SpyGlass
• 优势：HSPICE 是模拟金标准，PrimeSim 统一了 SPICE/FastSPICE/混合信号界面；与数字前端和验证工具深度耦合，适合大型数字主导的 SoC 项目。
• 局限：模拟定制设计环境不如 Cadence 成熟，需要搭配其他定制编辑器。

Siemens EDA

• 核心产品：Analog FastSPICE (AFS) + Solido Variation Designer
• 优势：AFS 在超大电路和存储器仿真速度上有口碑，Solido ML 对 PVT 与高 Sigma 良率分析非常强劲，射频验证工具（如 Eldo RF）也有一定份额。
• 局限：在数字验证协同和系统级链路验证方面存在短板，需依赖第三方数字仿真器。

中国厂商

• 华大九天：ALPS 仿真器在平板显示和电源管理领域积累了大量测试案例，但面向先进节点的混合信号协同验证和 SerDes 链路仿真能力尚在追赶。
• 芯华章：更偏重数字验证全流程，其混合信号方案主要通过与模拟仿真器（包括开源）的集成实现，目前已在部分客户联调。
• 概伦电子：NanoSpice 以 SPICE 精度和快速仿真见长，目标集中在存储器和模拟 IP 市场，大规模 SoC 层级验证的工具生态仍在扩展中。

从市场份额看，Cadence、Synopsys、Siemens EDA 合计占据全球 AMS 仿真与验证工具营收的 80% 以上；中国本土厂商在整体 AMS 验证市场的占比仍是个位数，但在政策与供应链安全诉求推动下，28 nm 以上成熟工艺的替代正在加速。

11 风险与争议

技术风险

• 工艺节点缩小的不确定性：3 nm/2 nm 的纳米片晶体管 (GAA) 模型复杂度飙升，寄生效应、自热效应和多物理场耦合使得仿真精度更难保证，验证漏失可能导致芯片复位失败甚至功能错误。
• 验证周期与成本膨胀：“链‑芯片‑核”分层策略虽然提升了效率，但仍需大量并行资源。一颗先进 AI 芯片的单次全片 AMS 验证可能消耗数百万乃至上千万 CPU 核时，成本达百万美元级，压缩中小设计公司的利润空间。
• 模型精度偏差：晶圆厂 PDK 的蒙特卡洛失配参数若未及时校准，可能导致仿真与实际硅表现出现较大偏差，尤其在低电压、高 sigma 场景。

供应链与地缘风险

• 美国出口管制：2022 年 8 月美国商务部工业安全局（BIS）新规限制 GAA 工艺 EDA 工具出口到中国，使得中国设计企业拿到 3 nm 及部分先进 5 nm 工艺所需的模拟仿真工具可能受阻。虽可通过多国授权和本土替代缓解，但短期内技术代差风险犹存。
• EDA 工具断供与版本降级：若国际厂商被迫中断更新或服务，国内客户将无法获得最新版仿真器与 PDK 优化，有可能导致设计竞争力下降。

行业与标准争议

• 工具互操作性：尽管 Accellera 推动 UVM‑MS 标准化，实际不同 EDA 工具间混合信号接口定义、RNM 实现细节仍有差异，更换单一工具往往牵连整个验证环境，带来集成成本与风险。
• 开源替代的局限性：开源 SPICE（如 ngspice）和 OpenROAD 生态在模拟仿真领域功能仍然薄弱，缺乏完整的 FastSPICE、混合信号协同仿真和调试环境，暂时难以承担商业级 AMS 验证。社区期望与现实之间存在较大落差。
• 知识产权与商业纠纷：模拟 IP 和验证模型反向工程、专利侵权案例增多，法律法规和行业自律尚不完善，可能增加验证流程中的合规成本。

上述风险并非意在制造悲观预期，而是提醒产业参与者在制定验证策略和供应链管理时需做多手准备。

12 误读纠偏

围绕 AMS 验证和“链‑芯片‑核”概念，市场上存在一些普遍误解，需要澄清：

• “AMS 验证就是 SPICE 跑一波”：SPICE 是基础，但现代 AMS 验证远不止于晶体管级仿真，它还要整合行为模型、数模协同仿真、IBIS‑AMI 通道分析和 AI 驱动的回归管理等，形成一整套方法论。
• “链‑芯片‑核只是理论框架，没人这么用”：事实上，英伟达、AMD 等头部芯片公司的验证流程已经明确划分了 PHY 链路验证、全芯片混合信号集成和 IP 验证团队，并配置对应的工具栈和 checklists，虽然不一定公开命名为“链‑芯片‑核”，但本质一致。
• “有了 AI 就不需要仿真工程师”：AI 主要用于减少重复性验证和优化参数选择，但无法替代工程师定义验证指标、搭建测试台和判断结果合理性。特别是在异常场景和安全边界上，人工经验仍占主导。
• “中国 EDA 已能够完全替代进口工具”：国产工具在成熟工艺和特定应用上取得长足进步，但在先进节点（5 nm 及以下）的 SPICE 引擎精度、大规模混合信号协同仿真、高速 SerDes 链路仿真等方面仍然依赖国际厂商，完全替代尚需多年。
• “开源 SPICE 就能搞定 AMS 验证”：开源 SPICE 在新算法教学和学术研究中有价值，但缺少商业级别的 PDK 支持、电路规模拓展性和完整的混合信号调试/回归功能，远未达到流片签核要求的成熟度。

13 最新事件

（以下基于公开新闻报道与公司公告，截至 2024 年 10 月）

• 美国对华 EDA 管制升级（2022.08）：BIS 发布新规，明确禁止向中国出口用于 GAA 晶体管的 EDA 工具。此举使国内获取 3 nm 及部分 5 nm 工艺的模拟仿真工具受到冲击，加速了国产替代的政策决心和资本投入。
• 华大九天上市与研发加码（2022 至今）：华大九天在创业板上市后，2023 年研发费用大幅增长，推出 ALPS 的新版本，并宣布将建立完整的数模混合验证平台，目标在 2025 年前支持 14 nm 及以下工艺。
• 芯华章与国产 GPU 企业合作（2023）：芯华章与多家国产 AI 芯片及 GPU 设计企业签订验证服务协议，提供基于云平台的混合信号验证解决方案，并在部分项目中替代国际工具完成回归。
• Cadence 推出 Virtuoso Studio（2023.04）：新平台整合 AI 技术辅助仿真设置和结果分析，宣称在典型模拟 IP 验证中效率提升 3 倍，进一步巩固其在模拟设计验证的领先地位。
• Synopsys 发布 PrimeSim 增强版（2024.03）：新增电磁‑电路联合仿真功能，直指 RFIC 和高速 SerDes 的多物理场验证需求，适配台积电、三星 2 nm 早期工艺包。
• 生成式 AI 辅助验证探索（2024）：多家大型设计公司在 DAC 2024 上展示用大语言模型生成 AMS 验证测试用例和断言的论文或 Demo，虽然仍处于研究阶段，但预示着新一轮自动化浪潮。

以上事件表明，AMS 验证正处于技术升级和地缘竞争双重驱动下的快速变革期。

14 跟踪指标

若要持续观察 AMS 验证行业动态，可关注以下量化与定性指标：

• EDA 公司季度收入：Cadence 的系统设计与验证分部、Synopsys 的设计自动化分部、华大九天综合收入，以及它们针对模拟/混合信号的订单披露。
• 先进工艺节点流片量：台积电、三星每季度 5 nm/3 nm 投片量及 HPC 客户数量，与 AMS 验证工具需求高度正相关。
• 中国 EDA 国产化率：由赛迪顾问、中国半导体行业协会等发布的数据，反映本土 AMS 验证工具的渗透情况。
• 美国 BIS 法规动态：关注联邦公报和 BIS 实体清单更新，特别是与 EDA、GAA 工艺相关条文。
• 学术界与标准化进展：DAC、ICCAD、ASSCC 等会议上 AMS 验证相关论文数量，Accellera UVM‑MS 工作组的白皮书更新。
• 开源项目活跃度：OpenROAD、ngspice 的 commit 频率和 star 数，可侧面反映业界对替代方案的期待。
• AI 验证工具落地：各 EDA 厂商 AI 增强产品发布节奏及用户采纳案例，可观察验证效率提升的实际步调。

15 信源

撰写本文过程中参考并建议进一步阅读的信息来源：

• Cadence 官网及 Virtuoso、Spectre 白皮书（2022‑2024）
• Synopsys 官网及 HSPICE、PrimeSim、VCS AMS 产品资料
• Siemens EDA 官网及 Analog FastSPICE、Solido 技术文档
• ESD Alliance 市场统计报告（季度发布，2022‑2024）
• 中国半导体行业协会年度报告及赛迪顾问 EDA 市场研究（2023）
• 华大九天、芯华章、概伦电子招股书及年报（2023）
• IEEE Xplore 会议论文：DAC、ICCAD、CICC、ASSCC 中与混合信号验证相关的文献
• SemiWiki、EE Times、AnandTech 等科技媒体相关报道
• 美国联邦公报 BIS 出口管制条目（2022 年 8 月发布，ECCN 3D991 及相关）
• 英伟达、AMD、英特尔等公司的投资者会议幻灯片（2023‑2024）

（以上信源均可在公开渠道获取，具体链接未逐条列出。）