白区

3秒看懂

白区（White Space） 在半导体物理设计中指芯片版图内部未被有源电路、标准单元或宏模块占用的空白区域。这些空间并非真正“空闲”，而是承载布线通道、金属密度填充、去耦电容、备用单元等关键结构，直接决定先进工艺下的制造良率、信号完整性与功耗分布。在AI芯片（GPU、ASIC、NPU）面积越来越大、功耗越来越高的趋势下，白区的精细化管控已是后端设计核心战场，1%的良率差异对应数千万美元级经济价值。

3分钟产业解释

当一颗AI训练芯片包含数百亿晶体管，EDA工具将其布局到硅片上时，会自然产生大量间隙——即白区。这些间隙若不做处理，会导致化学机械抛光（CMP）后局部金属密度不均，引起厚度偏差甚至断路；刻蚀负载效应也会使密集区和稀疏区的线条宽窄不同，毁掉整个晶圆。

产业界的解法是“填充”：用与功能无关的金属图形、多晶硅区域、去耦电容单元或备用逻辑门填进白区，使版图密度在全局与局部都满足代工厂的设计规则。随着制程进入FinFET和Gate-All-Around（GAA）节点，白区不仅关乎成品率，还引入应力、漏电、寄生耦合等次生问题。因此，白区管理已从简单的平面密度补齐，演变为多物理场协同优化。对于AI芯片这类追求极限能效的巨型Die，白区中“塞什么”直接关联时钟偏移、IR压降和局部热点，其经济价值不亚于前端架构创新。

以英伟达H100为例（公开资料，2024年），其814mm²的Die面积若白区占比20%，即有超过160mm²需要精细填充管理，相当于一颗完整手机SoC的面积。这一规模使白区填充策略成为良率方程中的核心变量。

技术原理

白区的本质是在一个连续的二维平面（以及三维堆叠的各层）上，满足版图密度函数 \rho(x,y) 的一组约束集。代工厂给出的规则集可抽象为：

• 全局密度范围：\rho_{min} \le \bar{\rho} \le \rho_{max}
• 局部密度窗口约束：对每个检查窗口 w，\rho_{w} \in [L_w, U_w]
• 密度梯度限制：|\nabla \rho| \le G_{max}
• 填充单元与功能图形的间距规则：填充不得侵犯有源区、栅极或通孔的禁区

在先进节点物理设计中，白区的形成受多重约束：标准单元行高度固定，留下行尾空白；硬宏块（如SRAM、PHY）有不可侵入的边界，产生块间空隙；布线通道拥塞迫使某些区域必须留空以增加布线资源；时序路径上插入的缓冲器、中继器会造成局部单元密度波动。这些间隙的总体占比通常可达芯片面积的15%~35%（比例随架构、节点不同差异显著，无固定数值可呈死），是布局合法化与布线之后必须填补的“负空间”。

在物理实现中，填充生成算法会先将版图划分成网格（典型精度为10μm×10μm至50μm×50μm），计算每个Tile的密度缺额，然后调用填充单元库（由代工厂提供或经认证的规则文件）进行迭代插入。填充单元有多种形态：完全浮空的金属块、连接到电源/地网络的解耦电容器、带禁止区的Spare Cell等。

以横截面示意（用代码块包装）：

+---------------------------------------------------+
|   METAL 5        | 填充金属  |  METAL5 信号线      |
+---------------------------------------------------+
|   Via4           | (空洞)   |  Via4               |
+---------------------------------------------------+
|   METAL 4        | 填充块   |  METAL4 信号线      |
+---------------------------------------------------+
|   Via3   |   去耦电容填充    |  Via3               |
+---------------------------------------------------+
|   METAL 3 信号 | 填充块 | METAL3 信号             |
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…… 硅衬底上方各金属层

关键机制：填充单元插入后，工具需重新提取寄生参数，更新时序与噪声分析；若某个关键路径延迟恶化超出裕量，则需回退部分填充或采用更大尺寸的填充图形以减少边缘电容。这一迭代直至所有密度规则通过且时序收敛。在7nm以下节点，单次填充迭代可能涉及超过百万个填充单元，计算复杂度呈超线性增长。

关键参数

白区管理的核心可量化指标包括：

• 全局金属密度：通常要求在20%~80%区间（具体数值由代工厂PDK规定，不同金属层有差异），是晶圆检测的基本项，不达标直接退货。
• 局部密度窗口梯度：在100μm×100μm滑动窗口内，相邻窗口密度差通常要求<10%，过高的梯度引起的良率损失往往在工艺窗口内未明示，需通过硅数据校准。
• 填充引入的额外延时增量：关键路径上因填充金属导致的延迟增加百分比，一般控制在时序裕量的3%~5%以内（具体阈值来自设计规则，不同节点有差异）。
• 去耦电容添加密度：单位面积增加的电源对地电容量，典型目标为10~50nF/mm²（取决于开关活动因子和电源网络设计），影响动态压降抑制效果。
• 白区覆盖率：填充单元面积占原有白区面积的比率，通常目标为60%~85%；太高可能造成过约束或布线资源不足，太低则无法满足密度规则。
• 填充单元数量：单颗大型AI芯片的填充单元可达数百万至千万级别，直接影响GDS文件大小和掩模数据处理时间。

这些参数之间存在明显的折中关系。例如，提高去耦电容填充密度可改善动态IR压降，但会增加栅漏电流和静态功耗；提高填充覆盖率可满足密度规则，但可能恶化关键路径时序。因此，现代白区管理本质上是多目标优化问题。

技术路线对比

白区填充策略已从单一密度补偿演化为多策略协同体系。下表给出各技术路线的定性对比，所有结论基于一般设计经验，非特定代工厂规格：

实际产品往往是混合策略。以2023-2024年公开的AI芯片设计实践为例，英伟达在GPU中大量使用去耦电容填充以压制GH100级别核心的动态压降；AMD在MI300系列中探索chiplet间中介层的应力感知填充；Google TPU团队则利用备用逻辑填充支持后期功能ECO（以上信息来自公开技术会议演讲，具体参数未披露）。

技术演进史

白区管理的发展史本质上是一部半导体工艺复杂度与EDA工具能力的协同进化史：

• 0.5μm以上时代（1990年代前期）：白区管理仍粗放，主要靠设计人员手工预留；CMP工艺未普及，金属密度要求不严，间隙处仅用N阱或浮空多晶硅/金属图形填充，良率损失机制认识有限。

• 0.18μm~90nm（1999-2005）：CMP成为标准，代工厂开始发布密度规则，要求金属、多晶密度不低于某阈值。第一代自动填充工具出现，采用均匀布撒填充图形，不考虑电气影响。这一时期白区被视为纯制造问题，与设计性能脱钩。

• 65nm~28nm（2006-2012）：局部密度梯度及光学效应凸显。EDA推出密度感知布局，填充过程开始集成静态时序分析，避免在关键路径插入大块浮空金属；同时，去耦电容填充成为热门，以对抗电压降。白区管理从“填满即可”进化为“选择性填充”。

• 16/14nm FinFET（2013-2017）：FinFET对局部应力异常敏感，填充引入的应力偏移可能导致迁移率变化高达10%~15%（基于学术文献模拟值，具体商业工艺数据未公开）。填充单元库和规则库急剧膨胀，包含应力感知模型；白区填充开始与应力工程交叉。

• 7nm及以下（2018至今）：极紫外（EUV）光刻的引入并未完全消除密度约束，反而由于随机缺陷和粗糙度要求，局部密度均匀性变得更加苛刻。同时，多图案拆解、自对准多重图形（SAMP）对空隙产生新的填充组要求。白区的概念向三维扩展——在CoWoS等高级封装基板与中介层上，硅通孔（TSV）区域、黑区/白区分布需要跨尺度协同优化。GAA器件（如三星3nm GAE节点，2022年量产）引入后，填充图形对纳米片沟道应力的影响成为新的研究前沿。

值得注意的是，每一代工艺节点的白区规则复杂度呈指数级增长：28nm节点的密度规则文件约数百页，到5nm节点已膨胀至数千页（基于代工厂PDK规模推断，具体页数不公开）。

上游产业链

白区管理的上游由三大支柱构成：EDA工具、代工厂工艺认证、IP库提供商。

EDA工具供应商构成核心上游。Cadence Design Systems（铿腾电子，纳斯达克：CDNS）的Innovus实现平台、Voltus电源签核、Pegasus DFM工具链均深度整合白区管理功能，其Smart Fill引擎支持多目标优化。Synopsys（新思科技，纳斯达克：SNPS）的IC Compiler II、PrimePower、StarRC覆盖从布局到寄生提取的白区闭环，Fusion Compiler进一步将密度优化前移到综合阶段。Siemens EDA（原Mentor Graphics）的Calibre DFM与PVR提供规则检查与密度分析，是代工厂签核黄金标准之一。三家合计占全球物理实现与签核EDA市场约85%以上份额（公开资料未见精确拆分数据，此处为行业共识区间估计，2024年）。Cadence 2023财年总收入40.9亿美元，Synopsys 2023财年总收入58.4亿美元，物理实现与签核工具约占其数字设计业务的40%~50%。

代工厂（台积电、三星、英特尔等）提供工艺设计套件（PDK），内含精确的密度检查规则、填充单元库与DFM推荐设置。台积电作为先进制程规则的定义者，其技术论坛（如2024年北美技术研讨会）会发布密度准则更新，间接影响EDA工具走向。代工厂的密度规则认证构成白区管理的准入门槛——任何填充策略必须在指定代工厂的硅数据上验证通过。三星在GAA节点（3nm GAE）的密度规则与FinFET节点有本质差异，填充单元库需要重新设计。

IP提供商（如ARM、Synopsys IP部门、Cadence IP部门）推出经预先优化密度的硬宏和标准单元库，其内部白区分布已针对特定节点优化。使用不合格的第三方IP可能导致局部密度违规，进而拖累整个芯片的填充收敛。

下游应用

白区管理的下游覆盖芯片设计、制造、封装测试全链条。

芯片设计公司是最直接的下游用户。英伟达（纳斯达克：NVDA，2024财年收入609亿美元）在其GPU物理实现流程中必须执行白区填充，其H100/B100系列通过定制填充策略提升良率（具体良率数据未公开）。AMD（纳斯达克：AMD，2023年收入227亿美元）在MI300系列AI加速器中探索chiplet架构下的跨Die白区协同。Google TPU团队（属于Alphabet，纳斯达克：GOOGL）在其自研AI芯片中使用去耦电容密集填充策略以压制大规模矩阵运算的动态电流尖峰。国内AI芯片厂商（如寒武纪、海光信息、燧原科技）同样需要在物理设计阶段投入大量资源进行白区优化，但由于先进节点代工受限，其白区管理实践主要集中在成熟节点。

光掩模厂与晶圆代工厂在实际制造中应用填充图形。掩模数据处理（MDP）阶段需将填充单元展开为最终图形，过大的GDS文件（含千万级填充单元）会显著延长处理时间和增加数据准备成本。封装与测试阶段，中介层和基板的白区填充（如CoWoS硅中介层上的TSV区域密度管理）关联到翘曲控制和可靠性测试。台积电CoWoS产能（2024年预计月产约3.5万片晶圆，来源：台积电2024Q1法说会）的良率部分受中介层白区管理效率影响。

先进封装领域，3D IC的白区管理已延伸到芯片堆叠的垂直维度。混合键合（Hybrid Bonding）界面上的密度均匀性直接影响键合良率，这要求前后端设计团队与封装团队深度协同。

市场规模

由于白区管理深度嵌入EDA签核流程和代工厂服务，其独立市场规模未公开披露，研究者需从上下游市场推断需求规模。

直接关联市场：全球EDA市场2023年规模约145亿美元（来源：SEMI 2024年1月数据），预计2024-2027年CAGR约9%~12%。物理实现与签核工具占EDA总市场约25%30%，即约3644亿美元（2023年估算值），白区填充与密度管理功能属于这一细分领域的核心组件，其独立价值难以拆分。若考虑白区相关功能占物理实现工具价值的15%20%，则对应直接市场规模约59亿美元（2023年，研究者估计值，非第三方审计数据）。

间接拉动市场：白区优化对良率的影响产生巨大的经济杠杆效应。以AI GPU为例，一片5nm 300mm晶圆成本约1.52万美元（来源：TechInsights 2023年估算），若良率从85%提升至90%，每片晶圆增加约5颗好Die，按H100级别单价（约2.53万美元/颗，2024年渠道均价）计算，每片晶圆增量价值超过12万美元。全球AI芯片年出货量数百万颗规模，良率提升1个百分点对应数亿美元级产业价值。

先进封装白区市场：2.5D/3D封装中介层设计服务市场2023年约8~12亿美元（公开资料未见精确统计，为行业共识区间），CoWoS等中介层的白区填充工具与服务是其中组成部分，预计随3D IC渗透率提升而快速增长。台积电CoWoS产能从2023年的约1.8万片/月扩至2024年的约3.5万片/月，对应中介层设计服务需求翻倍。

玩家对比

白区管理工具市场的竞争格局高度集中，呈现“三强主导、新势力突围”态势。

Cadence vs Synopsys双寡头：两家公司合计占物理实现EDA市场约80%以上（2023年行业共识估计）。Cadence的优势在于Pegasus DFM与Innovus的紧耦合，白区填充与签核一体；Synopsys的Fusion Compiler将密度优化前移至RTL综合阶段，白区管理更加前瞻。两家的产品能力在先进节点（5nm及以下）差距已缩小至客户偏好层面，真正的差异化在于与代工厂PDK的认证深度——台积电N3/N2节点的早期合作方获得先发优势（具体合作细节不公开）。

Siemens EDA守城：Calibre仍是签核标准，尤其在密度检查（DRC中的密度规则）和填充规则验证领域市场占有率领先，但其布局布线引擎在先进节点份额低于Cadence和Synopsys。

本土突围者：华大九天（深交所：301269，2023年收入约10.1亿元人民币，约1.4亿美元）的物理实现工具已支持28nm/14nm节点，白区填充功能在成熟节点形成能力。概伦电子（深交所：688206，2023年收入约3.5亿元人民币）侧重SPICE仿真与DFM分析，其白区相关能力体现在寄生提取与可靠性分析环节。广立微（深交所：300721）在良率分析软件领域与白区管理间接相关。国内厂商整体与国际龙头在先进节点（7nm及以下）白区工具链上存在代际差距，但在成熟节点（28nm及以上）已形成替代能力，受益于供应链自主化趋势。

代工厂自有工具：台积电、三星内部均开发了专用的密度优化与填充验证工具，作为PDK的一部分提供给客户，但不对外商业化。这类内部工具通常与特定工艺节点深度绑定，构成代工厂的隐性技术壁垒。

风险提示

白区管理面临多维风险，需投资者与从业者审慎评估：

技术风险：过度填充带来的可靠性隐患常在芯片量产后期才暴露。例如，填充金属在高温工作条件下的电迁移可能引发场失效；去耦电容填充的栅氧化层缺陷（TDDB）在芯片生命周期后期导致漏电升高。这些后验风险需要长时间的硅数据积累才能量化。

代工绑定风险：白区优化深度嵌入代工厂PDK，若代工授权受限（如地缘政治因素导致先进节点断供），EDA工具的适用性将大幅打折。国内AI芯片设计公司在7nm及以下节点的白区实践可能因代工不可得而停滞。

工具成熟度风险：GAA节点（三星3nm GAE、台积电2nm规划）的白区规则体系尚未完全固化，EDA工具对应功能仍处于迭代期。早期采用者面临工具Bug导致填充策略失当的风险——2018年某7nm早期流片中曾出现填充单元误侵入关键时钟区域导致频率下降15%的事件（基于行业传闻，具体公司及日期未核实）。

成本膨胀风险：先进节点的白区分析计算量呈超线性增长。一颗5nm 400mm²芯片的密度检查与填充优化可能需要数千CPU核时，云计算成本可达数十万美元/次（基于EDA云服务定价估算），中小型芯片设计公司面临成本压力。

工艺变异风险：同一节点的不同晶圆厂（如台积电N5 vs 三星5nm）密度规则不可互搬，导致白区策略缺乏可移植性。芯片公司切换代工厂时需重新进行完整的填充收敛，增加设计周期和成本。

误读纠偏

以下为行业常见认知偏差及澄清：

• 误读1：“白区越少越好，意味着空间利用率高。” 纠偏：在没满足工艺密度要求时，大片空白必然降低良率，必须填充。单方面压缩白区将导致布线拥塞、时序反扑和IR压降恶化。科学的白区是在密度合规前提下保留充分布线资源与散热通道。以2023年某AI芯片案例为例（公开技术会议提及），过度压缩白区导致关键路径拥塞，时序收敛周期延长6周。

• 误读2：“填充块完全不影响性能，只是凑密度。” 纠偏：悬浮金属填充会引入寄生电容，在28GHz以上高频设计或SerDes路径上，1fF的增量也可能使眼图塌陷；同时去耦电容填充虽有益电源完整性，但其栅漏电流会增加静态功耗——在数百亿晶体管的AI芯片上，这部分漏电可达数瓦级别。因此必须由Timing/Noise/Power三方签核通过。

• 误读3：“白区管理是纯后端问题，前端设计无需关注。” 纠偏：现代设计流程中，白区规划已前移到微架构阶段。例如，AI加速核的MAC阵列布局会预留去耦电容空间；HBM PHY区域的密度约束会影响接口时序预算。前端与后端的白区协同不足导致ECO迭代次数增加，是项目延期的常见原因。

• 误读4：“3D封装解决了白区问题，因为可以堆叠更多硅。” 纠偏：3D封装实际引入了新的白区维度——TSV禁区、混合键合界面密度均匀性、中介层热膨胀匹配等。CoWoS中介层面积可达3000mm²级别（如台积电CoWoS-L，2024年），其白区管理复杂度远超单芯片。

最新事件（截至2025年）

白区管理领域近期值得关注的事件与趋势：

• 台积电A16节点（2024年4月北美技术研讨会发布） 引入背面供电网络（BSPDN），背面金属层的密度规则与正面解耦，白区管理需同时在正反两面独立收敛。这为EDA工具带来全新的优化维度。

• 英伟达B200（2024年3月GTC发布） 采用双Die架构，芯片间通过NVLink-C2C互联。双Die并排封装在中介层上，中介层白区密度均匀性对翘曲控制至关重要。英伟达未公开中介层良率数据，但供应链信息显示初期良率爬坡挑战部分与填充策略相关。

• 三星3nm GAE量产爬坡（2023-2024）：GAA器件的沟道应力对填充图形异常敏感，三星在PDK更新中多次调整密度规则，导致早期客户需反复修改GDS。这一经验提示：器件架构变革期，白区规则的不确定性上升。

• 华大九天IPO后产品线扩张（2023-2024）：华大九天在28nm物理实现工具中增加了智能填充模块，支持密度检查与自动填充，计划向14nm/7nm演进。其2023年年报披露研发投入同比增长约35%，部分投向先进节点白区管理。

• Cadence与Synopsys的AI驱动填充（2024）：两家公司均在2024年推出基于强化学习的填充策略优化功能，声称可将填充收敛时间缩短30%~50%（基于供应商白皮书，独立验证数据未公开）。

• 美国对华先进EDA出口管制加码（2023-2024）：涉及GAA器件设计的EDA工具（含先进白区填充功能）被纳入出口管制清单，中国芯片设计公司在3nm GAA节点的白区工具可及性面临不确定性。

跟踪指标

若需持续监测白区管理领域的发展趋势，建议关注以下指标：

供给端指标：

• Cadence/Synopsys季度收入中的数字设计工具增速（反映物理实现工具需求热度）
• 代工厂技术研讨会发布的密度规则更新频率（频率上升意味着规则体系快速演变）
• 台积电/三星先进节点PDK的版本迭代次数（密度、填充章节的页数变化可侧面反映复杂度）

需求端指标：

• 全球AI芯片市场出货量及平均Die面积趋势（Die面积越大，白区管理价值越高）
• 先进节点（7nm及以下）晶圆启动量占全球产能比例（来源：IC Insights/TechInsights季度报告）
• 台积电CoWoS产能及良率公开数据（来源：台积电季度法说会）

技术演进指标：

• IEDM/DAC等顶会中白区/密度优化相关论文数量
• GAA节点量产芯片的公开良率数据（目前极少有精确披露）
• EDA公司AI驱动填充功能的客户采用率

风险指标：

• 美国对华EDA出口管制清单更新情况
• 国内EDA厂商在先进节点物理实现工具的产品里程碑
• 代工厂PDK授权的地域限制变化

信源与延伸阅读

由于白区管理属于高度专有技术，公开可获取的深度数据有限，建议通过以下渠道跟踪：

• 代工厂公开技术文件：台积电年度技术研讨会（TSMC Technology Symposium）发布的非保密版DFM指南；三星Foundry Forum公开的工艺设计规则概述。
• EDA供应商白皮书：Cadence、Synopsys官网的技术资源库中密度优化与应用笔记。
• 学术会议：IEEE IEDM（国际电子器件会议）、DAC（设计自动化会议）、SPIE Advanced Lithography中密度规划、CMP建模、填充优化等相关专题。
• 行业研究机构：TechInsights的工艺分析报告（付费）、IC Knowledge的代工工艺对比、SemiEngineering的深度技术文章。
• 上市公司公开文件：Cadence（CDNS）、Synopsys（SNPS）季度财报电话会议记录中物理实现工具的市场评论；台积电（TSM）法说会中良率与产能相关披露；华大九天（301269）年报中产品线进展。

阅读建议：对于白区管理的入门理解，建议从半导体物理设计教材（如《数字集成电路物理设计》第10章可制造性设计部分）入手，再结合代工厂公开的设计规则手册（可通过大学合作项目获取教育版PDK）了解具体密度规范。进阶研究者应追踪DAC年会的“Physical Design and DFM”分论坛论文，这是白区管理前沿研究的主要发表阵地。

作者注：本文所有工艺代际、数值比对均为示意或基于公开来源合理推断，实际设计须以具体代工厂PDK为准。财务数据已标注年份及来源，市占率等未获精确拆分的指标已标明“行业共识估计”或“公开资料未见”。文中不涉及任何投资建议，产业趋势描述仅供建立概念框架。部分案例基于行业传闻，已标注不确定性。