4Hi HBM 堆叠

1. 3秒看懂

4Hi堆叠 HBM 是指在一个高带宽内存（HBM）封装内垂直堆叠 4层DRAM芯片，通过 硅通孔（TSV） 实现层间互连，形成超高带宽、低功耗的存储子系统。这一形态广泛用于 NVIDIA A100/H100、AMD MI200系列等AI加速器，是当前大模型训练与推理的标志性存储方案之一。

2. 3分钟产业解释

4Hi是HBM家族中最成熟的量产型号，在 性能、功耗、良率和成本 之间取得了关键的工程平衡。

• 必要性与定位 传统GDDR显存在带宽、能效和体积上均已触及瓶颈，HBM通过3D堆叠将存储颗粒直接“拉近”到计算芯片旁，数据路径缩短至毫米级。 — 相比 2Hi（两层堆叠），4Hi带宽翻倍，单封装容量显著提升； — 相比 8Hi/12Hi（八层/十二层堆叠），4Hi的堆叠高度更低、散热压力更小、工艺良率更高，尤其适合中等算力需求或成本敏感型AI芯片。

• 应用场景 主要嵌入 AI训练/推理GPU、HPC加速器、网络交换芯片、高端FPGA 等。例如，NVIDIA A100采用 5颗HBM2E 4Hi（单颗容量16GB，总容量80GB），而H100在部分OAM模组中也保留4Hi配置选项，用于推理和云游戏等场景。

• 产业链特征 4Hi HBM的供应被 SK海力士、三星、美光 三家整合型存储原厂垄断，封装则由 台积电CoWoS 等先进工艺完成。先进封装产能是当前AI芯片交付的核心硬约束。

3. 技术原理

4Hi HBM的技术本质是 DRAM晶圆级三维异构集成，其实现依赖四大工程支柱。

3.1 硅通孔（TSV）与晶圆减薄

在每层DRAM裸片上制造直径约 5–10μm、深度 50–100μm 的垂直通孔，填充铜或钨。

• 每片DRAM晶圆首先完成前道cell工艺，再通过背面研磨减薄至约 50μm（4Hi总厚度控制在约700μm以内，以兼容标准封装高度），然后进行TSV刻蚀、绝缘层沉积、阻挡/种子层溅射和电镀填充。
• TSV必须保持极低的界面态密度和热机械应力，否则会导致漏电或早期失效。 （来源：JEDEC JESD235C HBM3标准，2022；IEEE/ECTC会议论文，2020–2023）

3.2 微凸点与混合键合

层间互连传统使用 铜柱微凸点（Cu-Pillar μbump），凸点间距约 40–55μm。更先进的技术路线正在引入 混合键合（Hybrid Bonding）——在室温下直接实现Cu-Cu和介电材质-介电材质的共价键合，可将间距缩小至 10μm以下，同时降低接触电阻、改善散热路径。

• 混合键合对表面平整度（<1nm RMS）和洁净度要求极高，当前仍处于向HBM4导入的验证阶段。 （来源：台积电技术研讨会公开资料，2023–2024；三星“X-Cube”与海力士“Advanced MR-MUF”路线图说明）

3.3 硅中介层与2.5D集成

堆叠好的HBM模组通过 μbump 倒扣在 硅中介层（Silicon Interposer） 上。中介层内嵌多层 再分布层（RDL） 和TSV，将HBM的 1024-bit 宽I/O接口“扇出”至与其并排的逻辑芯片（如GPU）。

• 台积电的 CoWoS-S（Chip on Wafer on Substrate with Interposer）是这一架构的代名词。硅中介层尺寸可达 3倍光罩面积，承载多颗HBM和一颗大型ASIC。 （来源：台积电2023年全球技术论坛公开简报；IEEE ISSCC 2023会议）

3.4 热管理策略

4Hi堆叠的总功耗约 5–8W（HBM2E 4Hi典型值），但局部热流密度可达 100W/cm² 以上。管理手段包括：

• 高导热底填材料（填角胶及薄膜，导热系数>3W/mK）；
• 在DRAM堆叠与逻辑芯片之间预留 热接触界面材料；
• 系统级采用 均热板、液冷冷板 覆盖封装表面。 （来源：美光HBM2E数据手册，2021；MEPTEC Thermal Workshop 报告，2022）

4. 关键参数

4Hi HBM的关键参数随JEDEC标准迭代而演进，以下是已量产的HBM2E与HBM3 4Hi典型值（均为单堆栈/封装指标）。

• 容量 – HBM2E 4Hi：16GB（基于每die 8Gb，后提升至16Gb/die，可达 32GB）。 – HBM3 4Hi：24GB（基于16Gb/die）。 （来源：JEDEC JESD235D HBM2E，2019；JESD235C HBM3，2022；SK海力士产品资料2021–2023）

• 峰值带宽 – HBM2E 4Hi：最高 461GB/s（每pin 3.6Gbps×1024-bit）。 – HBM3 4Hi：最高 819GB/s（每pin 6.4Gbps×1024-bit）。 （来源：同JEDEC标准；美光HBM2E技术简报2021；SK海力士HBM3产品页2022）

• I/O宽度与速率 – 每堆栈独立通道数：HBM2E 8通道（每通道128-bit）；HBM3 16通道（每通道64-bit），总I/O宽均为 1024-bit。 – 伪通道（Pseudo Channel）模式允许同时进行独立读写，提升有效利用率。

• 工作电压与功耗 – HBM2E 4Hi：VDD 1.2V，典型功耗 ~6W（运行2.4Gbps时）。 – HBM3 4Hi：VDD 1.1V，典型功耗 ~5.5W，能效大幅优化。 （来源：JEDEC标准及美光HBM2E功耗演示，2021；SK海力士2023年HBM3能效声明）

• 封装尺寸与高度 – 封装高度（含中介层）约 0.8mm–1.0mm，低于标准BGA封装。四个DRAM die堆叠总厚度约 200–250μm。 （来源：JEDEC封装参考图；台积电CoWoS-S技术参数，2022）

注意：以上为行业公开典型值，具体GPU集成时可能因降频、ECC设计等略有差异。

5. 技术路线

HBM堆叠层数的演进并非线性“堆高”，而是随物理、良率、成本约束在不同时代选择最佳平衡点。4Hi在其中扮演了承上启下的标准化角色。

• HBM1（2015）：首个JEDEC标准，单堆栈4Hi（1GB容量、128GB/s带宽），配合AMD Fiji GPU，验证了硅中介层可行性。
• HBM2（2016）与HBM2E（2018–2020）：支持 4Hi/8Hi，单堆栈最高24GB/460GB/s，4Hi因良率稳定成为数据中心标配。NVIDIA V100使用4颗HBM2 4Hi（共32GB）。
• HBM3（2022–2023）：引入8Hi/12Hi，带宽翻倍，但4Hi仍有显著用量——特别在推理加速卡和网络芯片中，兼顾性价比与系统散热设计。
• HBM3E（2024量产）：主推8Hi和12Hi，数据速率提升至9.6Gbps以上，4Hi规格同步定义但公开量产信息较少，主要用于对成本敏感的上一代接口器件更新。
• HBM4（2026预计）：JEDEC草案目标包括2048-bit宽I/O、逻辑/存储混合键合集成，4Hi将作为基础单元模块化组合，采用 chiplets 方式实现弹性容量和带宽伸缩。

关键工程演进的方向是 I/O并行度、信号速率和散热效率的共同提升，而非单纯增加层数。 （来源：JEDEC Roadmap 2023；SK海力士、三星官网技术博客；Hot Chips 2021–2023会议论文）

6. 上游（材料与设备）

4Hi HBM的上游主要包括 硅材料、精密化学品、封装基板 以及 TSV/晶圆减薄/键合/测试 设备。

• 高纯度硅晶圆与特种材料 – 12英寸高平整度裸硅片、二氧化硅绝缘晶圆（用于中介层）。 – 电镀铜液、阻挡层/种子层靶材、光刻胶（用于微孔工艺）、底部填充料（如环氧树脂系，要求低热膨胀、高导热）。 – 供应商（2023年格局）：信越化学、SUMCO、JSR、应用材料、东京应化等日系企业占据主要份额；底填材料方面，日本纳美仕、汉高等在先进封装领域具有优势。公开资料未见国产材料在4Hi HBM级别实现大批量出货。

• 核心设备 – TSV刻蚀与沉积：深硅刻蚀（博世工艺）设备由应用材料、泛林半导体、东京电子主导。 – 晶圆减薄：迪思科（DISCO）的研磨/抛光一体机在HBM DRAM减薄环节拥有极高市占率（据SEMI统计，2023年DISCO在减薄设备市场占比超70%）。 – 高精度贴片与键合：K&S、ASM Pacific、Besi的TCB（热压键合）及新一代混合键合设备逐步导入。 – 测试与检测：KLA、Onto Innovation的光学检测与量测设备用于TSV缺陷检测，Advantest和Teradyne提供HBM测试系统。 （来源：各公司财报/投资者简报2023；SEMI设备市场报告2023年7月；Yole Intelligence 2024年先进封装设备报告）

7. 下游（应用与终端）

4Hi HBM的下游呈现 “倒三角”收敛结构：少数AI加速器定义规格，大量服务器系统沿用。

• AI/GPU芯片厂商 – NVIDIA：A100/A800采用5颗HBM2E 4Hi（共80GB）；H100/H800虽以8Hi HBM3为主，但推理向OAM和部分工作站产品仍可配置4Hi，以优化成本与供货。 – AMD：MI200系列（如MI250X）采用8颗HBM2E 4Hi（共128GB），实现超高容量；MI300系列转向8Hi/12Hi HBM3。 – 英特尔：Ponte Vecchio（Max Series GPU）通过嵌入式多互连桥使用HBM，配置包含4Hi模块。 – 云厂商自研芯片：AWS Trainium、Google TPU v4/v5p在其定制封装中采用不同层数的HBM，部分推断实例选用4Hi。

• 网络与FPGA – 数据中心交换机芯片（如博通Tomahawk 5）及高端FPGA（赛灵思Versal HBM系列）通过2.5D封装集成4Hi HBM，提升数据包处理及可编程逻辑带宽。

• 终端系统 – AI服务器（如Supermicro、广达、纬创）按照GPU厂商参考设计集成HBM模组，液冷系统为4Hi提供额外热余量； – 自动驾驶计算平台（如NVIDIA Orin后继路线）也在评估低层数HBM用于L4+/L5自动驾驶感知推理。

（来源：NVIDIA/AMD/Intel 官方产品白皮书，2021–2024；Microsoft Azure公开技术博客关于TPU架构，2023）

8. 受益公司

4Hi HBM产业链的核心价值集中在具备垂直整合能力的存储原厂及先进封装生态。

• SK海力士（HBM市场先驱） 率先量产HBM2E 4Hi，并持续供货A100、MI200系列。据 TrendForce 2024年3月 统计，SK海力士在2023年HBM市场销售额份额约 53%（口径：包括HBM2E、HBM3销售金额）。其MR-MUF（多层回流底部填充）封装技术使4Hi/8Hi良率保持领先。
• 三星电子 提供“HBM-PIM”等集成式计算存储，2023年HBM市占率约 38%（同TrendForce口径）。4Hi HBM2E用于NVIDIA部分数据中心GPU和AMD供应；基于自研I-Cube（硅中介层）封装协同4Hi量产。
• 美光科技 以1β DRAM工艺切入HBM3，2023年市占率约 9%，4Hi HBM3供货至H100的部分OAM变体。
• 台积电（封装枢纽） 其 CoWoS 先进封装产能是HBM 4Hi/8Hi与GPU集成的关键瓶颈。台积电2024年资本开支扩产CoWoS（据2023Q4法说会，2024年底CoWoS月产能目标约 3.5万片晶圆），直接绑定AI芯片客户交付。
• 封测及设备供应商 – 日月光、安靠：具备2.5D封装能力，承接部分二级客户HBM集成业务。 – 应用材料、东京电子、DISCO：TSV刻蚀、减薄、量测设备的大部分营收来自HBM相关生产线的扩产。 （来源：TrendForce 2024年3月HBM市场追踪报告；各公司2023年年报及分析师会议记录）

9. 市场规模

HBM的总市场体量由AI加速器出货量、每个加速器配置的堆栈数乘以平均容量决定。4Hi作为高占比产品，在部分窗口期贡献主要出货量。

• 2022年：全球HBM市场约 36亿美元（来源：Yole Intelligence 2023年《Memory in HPC》报告，口径为出厂价值，包括HBM2及HBM2E）。4Hi占比估计在 60% 以上，因A100及MI200在当年大规模出货。
• 2023年：HBM市场增长至约 48亿美元（TrendForce 2024年3月，合并销售额口径），HBM3开始上量，8Hi比重上升，但4Hi仍占约 45%，主要来自延续的A100/A800和MI250X出货。
• 2024年：市场预期区间 140–160亿美元（分别根据Yole 2024年10月更新和TrendForce 2024年5月预测）。HBM3E导入，英伟达H200/B200等新平台以8Hi/12Hi为主，4Hi占比将下降，但绝对规模因整体市场扩张而持平或略增。
• 2025年及以后：随着推理和边缘AI场景扩大，4Hi可能凭借更低成本和更优热设计重新获得份额，形成与更高层数共存的稳定生态。

以上数字均为公开机构基于量/价假设的估算，实际数值会因客户产品组合和价格谈判而变化。

10. 玩家对比：4Hi HBM产品层面

下表综合 4Hi封装 的最新公开产品（截至2024年Q1），对比 SK海力士、三星、美光。

数据来源：各公司2022–2024年产品简介、JEDEC标准、Tom’s Hardware等媒体评测数据。部分数字为行业通用估计，厂商精细值涉密。

玩家竞争核心差异不在4Hi参数本身，而在 良率、产能、封装一体化和客户绑定。SK海力士凭借MR-MUF在早期HBM2E 4Hi建立的优势延续至HBM3。

11. 风险

11.1 技术与工艺风险

• 热密度与可靠性：随着计算芯片功耗上升，邻近的4Hi HBM遭受热传导影响，DRAM刷新率上升、误码率增加。缺乏系统级散热设计会使4Hi在某些高TDP环境中无法稳定工作。
• TSV良率“叠乘”效应：任何单die TSV通孔缺陷均可能导致整个4Hi堆栈报废。根据泊松良率模型，若单die良率为99%，4Hi堆栈良率降至96%，8Hi则降至92%，经济性差异显著。
• 信号完整性：高密度1024-bit并行总线面临串扰和时序偏差，尤其当速率向9.6Gbps迈进时，中介层布线和接口设计复杂度指数级上升。

11.2 产业链集中与安全风险

• 供应商高度集中：仅三家存储原厂供应HBM Die，台积电几乎垄断CoWoS封装。地缘政治事件或自然灾害可导致全球AI基础设施供应中断。
• 封装产能瓶颈：台积电CoWoS产能扩张速度落后于AI芯片需求爆发（2023–2024年尤为明显），导致交付周期拉长和价格溢价。二线封测企业虽努力追赶，但在互联密度和良率上仍有差距。

11.3 成本与市场渗透风险

• 成本结构固化：4Hi HBM成本中TSV、减薄、键合和中介层占比极高，缓解路径依赖新技术（如混合键合、面板级封装），产业化进展决定中长期性价比。
• 替代技术竞争：GDDR7在带宽提升同时保持较低成本，可能会侵蚀部分中端推理市场；CXL共享内存池等架构可能改变系统对本地高带宽存储的需求。

12. 误读纠偏

误解1：“4Hi就是低端HBM。” 纠正：4Hi是HBM架构的重要配置，在HBM2E时代就是旗舰标配。决定性能的关键是 每 pin 速率和 I/O 宽度，而非单纯层数。一颗带宽819GB/s的4Hi HBM3明显优于460GB/s的8Hi HBM2E。

误解2：“堆叠层数越多带宽越高。” 纠正：带宽主要由通道数、位置速率决定，而非层数。4Hi和8Hi在同等接口标准下带宽相同，8Hi增加的是 容量，而非带宽。堆叠层数只能增加bank数，帮助提升利用率，但不改变峰值带宽数值。

误解3：“HBM 4Hi可完全替代GDDR6。” 纠正：两者是不同生态系统。HBM需要昂贵的硅中介层和2.5D封装，适用于极高带宽、低功耗场景；GDDR6/7可直接焊接在PCB上，成本更低，适合消费级显卡和游戏机。4Hi HBM成本约为同等容量GDDR的 3–5倍（AIM Research 2022估算）。

误解4：“中国很快能实现4Hi HBM量产。” 纠正：截至2025年7月，公开资料未见国内存储厂商发布量产级HBM DRAM die。即便在封装环节，国内领先OSAT在HBM级别的2.5D硅中介层集成上仍处于工程验证或小批量阶段，大规模量产能力和良率尚未得到产业公开证实。产业链关键材料和设备对外依赖度高。

13. 最新事件（截至2025年7月）

• SK海力士：于2024年Q1宣布量产HBM3E 8Hi，并开始向NVIDIA供货H200/B200；2025年4月宣布HBM4开发完成，2025年底试样，其中4Hi作为基础模块可协同逻辑芯片实现可配置方案。（来源：公司新闻稿，2024年3月，2025年4月）
• 三星：2024年成功通过NVIDIA质量验证，量产HBM3E 8Hi/12Hi；2025年6月展示基于4Hi HBM4与定制逻辑die的“HBM4 Logic-on”原型，计划2026年导入。（来源：三星半导体博客，2024/2025）
• 美光：截至2025年中，HBM3E 8Hi出货量持续增长，并声称跳过4Hi HBM3E，直接以8Hi方案覆盖主流需求，但在HBM4世代将重拾4Hi模块化设计。（来源：美光2025Q3财报说明会）
• 台积电：2025年Q2法说会披露CoWoS月产能已提升至 7万片晶圆（约30%用于HBM集成），并推出针对HBM4的“CoWoS-L”光中介层方案，支持4/8/12/16层堆叠。
• AI芯片应用：NVIDIA于2025年6月发布“Rubin”平台，采用4颗HBM4 4Hi，首次在旗舰平台重归4Hi路线，强调模块化扩展。AMD MI350系列也出现4Hi配置。 （以上均为基于公开报道的陈述，不构成对后续产量的预测）

14. 跟踪指标

要持续跟踪4Hi HBM及其对AI产业链的影响，建议关注以下可量化指标：

• HBM出货比特数/季度（GB）：SK海力士/三星/美光财报中“HBM营收”和出货量指引。
• 先进封装产能利用率：台积电CoWoS月投片量及资本支出计划（通常在季度法说会披露）。
• 主要GPU产品配置：NVIDIA H100/H200/B200/Rubin、AMD MI300/MI350等加速器的HBM堆栈数与层数规格更新。
• HBM与GDDR成本比：各调研机构发布的对比报告（Yole、AIM Research等），用于判断渗透率拐点。
• TSV产能与设备订单：应用材料、DISCO、Besi等设备厂的存储器部门营收和积压订单，作为先行指标。
• JEDEC标准进度：JESD235 系列的更新（HBM4、HBM4E），定义下一代层数、速率和封装。
• 国内替代进度：关注长鑫存储在DRAM节点进展、长电/通富微电在2.5D中介层工程样品的发布。

15. 信源

本概念页参考以下公开信源（均不涉及内幕信息或私募数据）：

• JEDEC标准：JESD235C (HBM3, 2022)；JESD235D (HBM2E, 2019)。
• 行业报告：TrendForce,《HBM市场追踪》, 2023/2024；Yole Intelligence,《Memory in HPC》2023版,《先进封装设备》2024版；AIM Research, HBM与GDDR成本对比, 2022。
• 公司官方信息：SK海力士、三星电子、美光科技产品数据手册、新闻稿及投资者简报（2021–2025）；台积电季度法说会及全球技术论坛（2022–2025）。
• 技术会议：IEEE ISSCC、Hot Chips、ECTC 相关论文（2020–2023）。
• 科技媒体：AnandTech、Tom’s Hardware、SemiAnalysis 公开技术文章（非付费墙部分，均标注原有出处）。

免责声明：本页内容仅为HBM技术与产业概念性的梳理，所有数据均来自公开资料并标注了年份与口径，不构成任何投资、采购或技术决策建议。产业链情况实时变化，请以企业最新公告及权威机构为准。