DRAM-on-Logic 存算堆叠
归属链：chain-hbm
1. 3 秒看懂
一句话概括： 把内存（DRAM）直接垂直堆叠在计算芯片（逻辑）上，用“上下铺”取代“隔壁房间”，将数据搬运距离从厘米级缩短至微米级。
核心价值： 以数量级提升的互连密度和能效，突破限制AI算力发挥的“内存墙”瓶颈。
2. 3 分钟产业解释
它是什么？
DRAM-on-Logic 是下一代高带宽存储器（HBM）的核心技术路线。传统HBM（2.5D封装）是将多个DRAM芯片与逻辑芯片（如GPU）并排放在硅中介层上。DRAM-on-Logic则更进一步，通过混合键合（Hybrid Bonding）等3D堆叠技术，将DRAM芯片直接、垂直地键合在逻辑芯片顶部。
为什么重要？（野村证券视角）
野村证券在其《大中华区半导体复兴指南》中将此概念明确为存储芯片“复兴”的关键驱动力。其核心逻辑基于三点：
- 打破性能瓶颈： AI大模型参数规模的指数级增长，使得传统内存带宽成为算力释放的“木桶短板”。数据搬运消耗了系统绝大部分时间和能耗。
- 架构革命： DRAM-on-Logic通过极致的物理距离，实现了TB/s级别的带宽和纳秒级的访问延迟，同时系统数据传输功耗预计可降低超过30%。这是近存计算和存算一体架构的终极物理形态。
- 产业范式转移： 它标志着半导体产业从依赖二维微缩提升性能，转向通过三维系统集成提升性能的范式转变，为设计、制造、封测全产业链创造了新的价值。
与现有技术的核心区别
| 特性 | 传统HBM (2.5D) | DRAM-on-Logic (3D) |
|---|---|---|
| 连接方式 | 并排连接，通过硅中介层或有机基板进行物理连接 | 垂直堆叠，通过混合键合进行原子级直接键合 |
| 互连密度 | 较高（微凸块间距约40-50μm） | 极高（混合键合间距可缩小至<10μm） |
| 带宽潜力 | 高（HBM3e单堆栈约1.2 TB/s） | 极高（理论可达数TB/s以上） |
| 数据移动功耗 | 中 | 极低 |
| 工艺本质 | 先进封装 | 前道制造级3D集成，复杂度与精度要求极高 |
| 主要瓶颈 | 封装尺寸、良率 | 键合良率、堆叠热管理、测试方法、设计协同 |
3. 技术原理
DRAM-on-Logic的本质是三维异构集成，目前主要有两大技术实现路径。
路径一：前端3D集成（真·单片式3D） 在同一个晶圆厂（Fab）内，于逻辑晶圆上直接生长或制造DRAM单元。此路径对材料热预算和工艺兼容性提出巨大挑战，目前主要处于前沿学术研究和基础探索阶段（例如，中科院微电子所等相关机构的探索性工作），距商业应用最为遥远。
路径二：先进3D封装（当前主流产业化路径） 这是业界公认的产业化主攻方向。它将分别在前道工艺中制造完成的逻辑晶圆和DRAM晶圆，通过混合键合（Hybrid Bonding） 技术进行晶圆对晶圆（W2W） 或**芯片对晶圆（C2W）**的键合。
- 关键技术：混合键合：通过在芯片表面嵌入的铜（Cu）焊盘和周围的二氧化硅（SiO₂）介质，在常温下实现铜-铜固态扩散和介质共价键合。它无需传统凸块，可将互连间距微缩至10微米甚至1微米以下，实现了互连密度的数量级飞跃，为超高带宽提供物理基础。
- 协同设计（DTCO）：成功的DRAM-on-Logic并非简单堆叠。它要求逻辑芯片与DRAM芯片从设计阶段就深度协同，统一规划信号完整性、电源完整性和热管理路径。
4. 关键参数
衡量DRAM-on-Logic技术水平的关键参数体系如下：
- 互连间距：核心指标。反映集成密度，从传统微凸块的40-50μm级向混合键合的<10μm甚至<1μm级演进。来源：台积电、三星等公司公开技术论文与会议报告（2021-2023）。
- 单堆栈带宽：产品性能的直接体现。以HBM为参照，HBM3e约1.2 TB/s，业界展望DRAM-on-Logic（HBM4及以后）将达到2 TB/s以上。来源：JEDEC标准与主要厂商技术路线图展望（2023）。
- 能效（pJ/bit）：数据传输每比特消耗的能量，是打破内存墙的关键指标。目标是相较2.5D方案降低一个数量级。来源：学术界与产业界近存计算/存算一体技术文献。
- 堆叠层数：垂直集成的DRAM层数，层数越多容量越大，但热管理与良率挑战剧增。HBM3e已堆叠12层，未来3D集成目标为16层甚至更高。
- 结温（Tj）：堆叠芯片内部工作温度。随着功率密度急剧增加，如何将结温控制在**85-95℃**以下是巨大的热工程挑战。
5. 技术路线
DRAM-on-Logic的技术演进，主要由存储巨头和逻辑代工巨头从不同路径推动，尚未完全收敛。
- SK海力士路线：作为HBM市场领导者，计划在HBM4（预计2026年及以后） 世代引入混合键合技术，将DRAM堆栈直接键合在逻辑接口芯片（Base Die）上，并展望未来与GPU/ASIC的直接集成。来源：SK海力士官方技术日与行业会议演讲（2023-2024）。
- 台积电路线：以SoIC（System on Integrated Chips） 为核心的3DFabric平台。通过WoW（晶圆对晶圆）或CoW（芯片对晶圆）混合键合，为客户提供将逻辑芯片与高密度存储直接集成的服务，目前已进入量产。来源：台积电技术论坛（2022-2024）。
- 三星电子路线：凭借IDM优势推行垂直整合，公开展示了X-Cube（eXtended-Cube） 技术，通过3D堆叠将SRAM或HBM直接集成在逻辑芯片上，展示其在设计、工艺、封装一体化协同的能力。来源：三星代工论坛演讲（2021-2023）。
- 中国路线探索：以长鑫存储的DRAM技术为基础，联合通富微电、长电科技等先进封测企业进行2.5D/3D异构集成研发。目前处于从2.5D向更复杂的3D堆叠技术攻关的早期阶段。来源：公开行业交流信息、公司公告（2022-2024）。
6. 上游
为DRAM-on-Logic提供核心设备与材料的上游环节，是新价值链的源头。
- 关键设备：
- 混合键合机：绝对核心。全球市场由荷兰Besi和奥地利EVG高度主导，二者合计占据绝对多数市场份额。新加坡ASMPT正积极追赶。来源：Yole Intelligence先进封装设备报告（2023-2024）。公开资料未见中国大陆企业能提供量产级同类型设备。
- 超高精度倒装焊机：用于芯片对晶圆（C2W）的预对准和临时键合工艺。
- 超薄晶圆减薄与键合设备：用于将DRAM晶圆减薄至数微米级别并进行处理。
- 核心材料与IP：
- 临时键合/解键合材料：用于支撑和转移超薄晶圆，为3M、Brewer Science等公司主导。
- 高纯度电镀液与CMP抛光液：用于制造高质量的铜互联表面，是达成高质量混合键合的基础。主要供应商包括Entegris、Fujifilm等。
- EDA与接口IP：设计协同所必需的三维设计、热仿真工具（由Synopsys、Cadence主导）和高速接口IP（如HBM PHY，由Rambus、Synopsys及澜起科技等公司提供）。
7. 下游
下游是技术的需求定义者和最终应用场景。
- AI/高性能计算（HPC）芯片设计公司：绝对主力需求方。以英伟达（NVIDIA）、AMD为代表，以及谷歌、微软、亚马逊等云服务巨头的自研芯片部门，是驱动DRAM-on-Logic技术演进的最直接定义者。
- 服务器与系统集成商：如浪潮信息、超微电脑（Supermicro）等，面临新的系统级供电、散热和主板设计挑战。液冷（Liquid Cooling）方案成为标配。
- 高端应用场景：集中于对算力与带宽不计成本的领域，如大型语言模型训练与推理、超大规模科学计算与仿真、下一代网络设备的核心交换芯片等。
8. 受益公司
注：此部分仅梳理产业链客观的产业分工与公开进展，公司是否“受益”还取决于其产品生命周期、市场竞争力及技术产业的商业化进度，不构成业绩预测与投资建议。 所有数据均来源于公司官网、路演材料或行业权威机构报告（如Yole, TrendForce）。
| 类别 | 公司名称 | 核心角色与技术进展（截至2024年公开信息） |
|---|---|---|
| 存储制造 | SK海力士 | HBM市场领导者。计划在HBM4世代导入混合键合，是DRAM-on-Logic预期最早、最核心的推动者。2024财年HBM产能已被预订一空。 |
| 三星电子 | 具备存储与逻辑制造的垂直整合能力，通过“X-Cube”展示其3D集成技术愿景，与客户合作推进验证。 | |
| 美光科技 | HBM3e已通过英伟达认证。在混合键合等前沿技术上保持研发储备，2024年技术路线图披露了相关进展。 | |
| 逻辑代工与先进封装 | 台积电 | 拥有SoIC、CoWoS、InFO三大平台，是实现DRAM-on-Logic 3D集成的核心基础设施提供商。SoIC-CoW/WoW方案已为顶级客户量产。 |
| 英特尔 | Foveros Direct技术直接支持铜-铜混合键合，为自身及代工客户提供3D堆叠解决方案，技术已就绪（2024年已在Meteor Lake的Base Tile上应用Foveros）。 | |
| 设备与材料 | Besi | 混合键合设备全球龙头，其Datacon系列产品在逻辑、存储客户中拥有最高装机量。 |
| EVG | 晶圆键合设备头部企业，其Gemini系列混合键合系统被全球顶级研发机构和产线采用。 | |
| ASMPT | 先进封装解决方案供应商，混合键合设备正进入市场推广与早期客户导入阶段。 | |
| 中国大陆（探索与追赶） | 长鑫存储(CXMT) | 核心DRAM技术平台，HBM产品化能力是国内实现DRAM-on-Logic的根基。 |
| 通富微电 | 与国内存储企业紧密合作，是2.5D/3D封装的主要国产化承担者，正攻关混合键合等前沿技术。 | |
| 长电科技 | 先进封装龙头，通过XDFOI平台布局高密度异构集成，具备TSV、RDL等关键技术储备。 | |
| 澜起科技 | 内存接口芯片领导者，参与制定DDR5及HBM相关接口协议，是连接逻辑与存储的IP核心供应商。 |
9. 市场规模
注意：DRAM-on-Logic 本身尚无独立市场统计，其直接价值体现在HBM及其驱动的先进封装市场。
- HBM市场规模：据TrendForce（集邦咨询）2024年预测，2024年全球HBM市场规模将超过120亿美元，占DRAM总产值的20%以上。预计2026年将突破200亿美元。HBM4（引入混合键合）将在2026年开始渗透，预计2028年后成为主流。
- 先进封装市场规模：据Yole Intelligence（2023年版报告），受益于AI和HBM的3D堆叠需求，全球先进封装市场规模将从2023年的约440亿美元增长至2028年的约786亿美元，年复合增长率（CAGR）约12%。其中，3D堆叠封装（包含混合键合）是增速最快的细分市场，CAGR预计超过20%。
- 设备市场规模：混合键合设备的市场规模与出货量直接挂钩HBM与SoIC的扩产。Yole预计，相关键合和检测设备市场将由2023年的数亿美元级别，增长至2029年的20亿美元以上。
10. 玩家对比
对比 SK 海力士与台积电在 DRAM-on-Logic 实现路径上的异同：
| 维度 | SK 海力士 | 台积电 (TSMC) |
|---|---|---|
| 核心身份 | 存储原厂（DRAM IDM） | 专业代工厂（Logic Foundry） |
| 主打方案 | HBM4 及后续产品。将逻辑接口/控制器类芯片垂直堆叠在其自身生产的HBM DRAM堆栈下（或未来在客户SoC下）。 | SoIC。作为中立平台，为所有数字逻辑客户提供将任何DRAM堆栈或其它芯片，与自己生产的逻辑芯片进行3D集成的代工服务。 |
| 技术驱动力 | 定义并主导下一代HBM标准，保持存储性能绝对领先。驱动力来自内存自身升级。 | 为客户的异构集成需求提供一个高性能的“终极集结平台”。驱动力来自满足客户系统集成需求。 |
| 协作模式 | 与核心客户（如英伟达）深度绑定，共同定义下一代产品规格。 | 同时服务众多客户（如AMD, Broadcom, 甚至Intel），是集成的使能者。 |
| 供应链掌控力 | 拥有自家DRAM产能和前段工艺整合能力。 | 掌控逻辑制造和顶级的后段集成（SoIC/CoWoS）技术，封装整合能力获行业最高认可。 |
两者是竞合关系：SK海力士的HBM4 DRAM堆栈可能需要台积电的Logic Die和SoIC技术来完成最终与GPU的集成。
11. 风险
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技术集成风险（工程噩梦级）
- 热管理：逻辑芯片与堆叠的DRAM总功耗密度极高，内部形成“热失配”和“热串扰”，如何将热量从Die间微米级间隙高效排出是当前工程最大挑战。公开文献中尚无完美解决方案。
- 良率悬崖：混合键合对原子级的平坦度和洁净度要求极高，任何一颗芯片的缺陷或一个颗粒污染都会导致整组堆叠报废，量产一致性挑战巨大。
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商业化成本风险 混合键合的工艺步骤增加，设备极为昂贵，前期成本畸高。据Yole估算，一片带有混合键合的3D封装晶圆成本，是标准2.5D方案的1.5倍以上。若性能提升无法被市场溢价覆盖，将阻碍渗透率。
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路径锁定与生态风险 当前技术路径未完全收敛。企业过早押注某单一键合技术（如W2W vs C2W）或特定标准，若产业化失败，将面临巨额沉没成本。
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地缘政治与供应链风险 最先进的混合键合设备、关键材料与EDA工具均由非中国大陆企业供应。该技术是高端GPU与AI芯片的基石，是出口管制的重点关注领域，中国获取技术、设备与产能均存在高度不确定性。
12. 误读纠偏
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误区一：“HBM4就等于DRAM-on-Logic。” 纠偏： HBM4是目标产品，而DRAM-on-Logic是实现该产品和其他3D算力芯片的核心技术手段。HBM4早期也可能采用传统的微凸块方案，混合键合是其性能增强选项。
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误区二：“用上DRAM-on-Logic就能立刻解决所有内存墙问题。” 纠偏： 这仅是物理层解决方案。真正的“内存墙”突破还需要存储子系统架构、内存控制策略和软件编程模型的协同变革。物理堆叠解决了带宽和延迟，但如何用好这些能力是系统问题。
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误区三：“这是纯粹的封装技术。” 纠偏： 混合键合是一种介于前道制造和后道封装之间的“中道”技术，其对精度、洁净度的要求属于前道制造级别，并与芯片的物理设计高度耦合。它模糊了传统 Fab 和 OSAT 的界限。
13. 最新事件
汇总截至2024上半年公开的关键动态：
- 2024年3月：SK海力士高管在行业会议中透露，其HBM4路线图包含引入混合键合技术，目标将单堆栈带宽推至2 TB/s级别。（来源：行业会议演讲与媒体报道）
- 2024年4月：台积电在北美技术论坛宣布，其SoIC产能为满足客户对AI芯片的强烈需求，计划在2024-2026年进行显著扩产，其中即包括用于3D存储集成的混合键合产能。（来源：台积电技术论坛新闻稿）
- 2024年4-5月：市场研究机构TrendForce发布报告，指出2024年HBM3和HBM3e将占HBM出货的绝大多数，而采用混合键合的HBM4预计将于2025年下半年开始送样，2026年贡献少量营收。（来源：TrendForce行业分析报告）
- 2024年2月：美光宣布其HBM3e内存已通过英伟达下一代GPU平台认证，但在混合键合的公开披露上相对谨慎，称仍在评估不同技术路径为其长期HBM路线图的影响。（来源：美光公司新闻稿）
- 中国进展：长鑫存储及其合作伙伴在先进HBM封装领域的布局动态，通过产业链上下游的设备采购与厂房建设信息可获得侧面印证，但具体的3D堆叠技术指标公开资料未见。
14. 跟踪指标
用以验证产业实际推进速度的高频指标：
- 上游设备订单：密切关注Besi和EVG季度财报和订单出货比（Book-to-Bill Ratio）中“Hybrid Bonding”相关设备收到的订单和积压情况。
- 核心厂商资本开支：跟踪SK海力士、台积电、三星在“先进封装”和“HBM/3D集成”项下的资本开支（CAPEX）计划及变化。
- 技术路线图节点：紧盯JEDEC（固态技术协会） 关于HBM4标准的正式发布，以及各主要存储厂和代工厂在技术论坛上公布的具体“混合键合”量产时间表、单片带宽、良率等具体参数。
- 终端产品导入：最先采用该技术的产品将是英伟达“Rubin”及以后架构的GPU，或其竞争对手的旗舰AI芯片。任何此类产品宣布采用HBM4（特指堆叠在Logic Die上）将是产业化落地的明确信号。
- 专利与论文：跟踪SK海力士、台积电、三星在3D堆叠热管理、测试、混合键合工艺领域的专利申请和学术论文发表情况，可窥见技术瓶颈与突破方向。
15. 信源
- 公司官方信息：SK海力士、台积电、三星电子、美光科技、英特尔、Besi、EVG、长鑫存储、通富微电、长电科技、澜起科技的官方网站、财务报告、技术论坛演讲资料、新闻公告。
- 行业研究报告：
- 野村证券：《大中华区半导体复兴指南》及相关半导体产业链报告。
- Yole Intelligence: 《Status of the Advanced Packaging Industry 2023》、《Equipment & Materials for Advanced Packaging 2023》。
- TrendForce集邦咨询: HBM与DRAM产业季度更新、AI服务器与晶圆代工行业报告。
- 技术标准与会议：JEDEC关于HBM的公开标准、IEEE国际电子元件会议（IEDM）、VLSI技术与电路研讨会、ECTC等领先学术/工业会议论文集。
- 专利数据库：用于检索各主要公司相关技术专利布局。
免责声明：本概念页内容仅作为对特定产业链的技术与商业逻辑的客观梳理与知识呈现，不构成任何形式的投资建议、买卖指令或对特定公司技术的背书。所有公司进展、财务数据、市场规模预估均基于公开信息整理，并注明了所属年份、口径和来源，可能存在滞后性，实际情况请以公司官方披露和最新专业机构报告为准。技术发展路径存在高度不确定性。